EDA技術(shù)實驗指導(dǎo)書

1、EDA技術(shù)實驗指導(dǎo)書唐浦華西華大學(xué)機械工程學(xué)院二零一六年制定24目 錄實驗一：實驗環(huán)境和平臺的建立1實驗二：譯碼器設(shè)計12實驗三：碼制變換譯碼器設(shè)計14實驗四：四位加法器設(shè)計18實驗五：時序邏輯電路設(shè)計20實驗六：分頻器的設(shè)計22實驗七：通用移位寄存器的設(shè)計23實驗八：數(shù)碼管掃描顯示的設(shè)計24實驗九：正弦信號發(fā)生器的設(shè)計26實驗十：序列檢測器的設(shè)計36實驗一：實驗環(huán)境和平臺的建立一、 實驗?zāi)康模菏煜uartus II的VHDL文本設(shè)計流程，學(xué)習(xí)8-3編碼器的設(shè)計、仿真。二、 實驗內(nèi)容：用VHDL編寫8-3編碼器的VHDL代碼并仿真。三、 實驗環(huán)境PC 機（Pentium100 以上）、Alt

2、era KAX+plus II 10.2 CPLD/FPGA 集成開環(huán)境。四、 實驗原理 在數(shù)字系統(tǒng)中，常常需要將某一信息（輸入）變換為某一特定的代碼（輸出）。把二進制碼按一定的規(guī)律排列，例如8421碼、格雷碼等，使每組代碼具有一特定的含義（代表某個數(shù)字或是控制信號）稱為編碼。具有編碼功能的邏輯電路稱為編碼器。編碼器有若干個輸入，在某一時刻只有一個輸入被轉(zhuǎn)換為二進制碼。例如8線-3線編碼器和10線-4線編碼器分別有8輸入、3位輸出和10位輸入、4位輸出。 8線-3線編碼器的真值表見表1-1，管腳圖如圖1-1所示。 輸入輸出A7A6A5A4A3A2A1A0Y2Y1Y000000001000000

3、00010001000001000100000100001100010000100001000001010100000011010000000111表1-1 8-3編碼器真值表圖1-1 8-3編碼器管腳圖五、 實驗步驟參見課件。實驗二：譯碼器設(shè)計一、 實驗?zāi)康模簩W(xué)習(xí)譯碼器的功能與定義，學(xué)習(xí)VHDL。二、 實驗內(nèi)容：編寫3-8譯碼器的VHDL 代碼并編譯仿真。三、 實驗環(huán)境同實驗一。四、 實驗原理 譯碼是編碼的逆過程，它的功能是將特定含義的二進制碼進行辨別，并轉(zhuǎn)換成控制信號，具有譯碼功能的邏輯電路成為譯碼器。 譯碼器可分為兩種類型，一種是將一系列代碼轉(zhuǎn)換成與之一一對應(yīng)得有效信號。這種譯碼器可以稱

4、為唯一地址譯碼器，它常用于計算機中對存儲器單元地址的譯碼，即將每一個地址代碼換成一個有效信號，從而選中對應(yīng)的單元。另一種是將一種代碼轉(zhuǎn)換成另一種代碼，所以也稱為代碼變換器。 3線-8線譯碼器的真值表見表2-1，管腳圖如圖2-1所示。表2-1 3-8譯碼器真值表輸入輸出G1G2G3A2A1A0Y7Y6Y5Y4Y3Y2Y1Y0x1xxxx11111111xx1xxx111111110xxxxx11111111100000111111101000011111110110001011111011100011111101111001001110111110010111011111100110101111

5、1110011101111111圖2-1 3-8譯碼器管腳圖五、 實驗步驟1、按照真值表編寫3-8譯碼器VHDL代碼。2、利用仿真軟件進行編譯仿真，給出電路的時序邏輯波形。3、分析仿真時序波形。 實驗三：碼制變換譯碼器設(shè)計一、實驗?zāi)康模簩W(xué)習(xí)碼制變換譯碼器的功能與定義，學(xué)習(xí)VHDL。二、實驗內(nèi)容：編寫二十進制譯碼器的VHDL 代碼并編譯仿真。三、實驗環(huán)境同實驗一。四、實驗原理 譯碼是編碼的逆過程，它的功能是將特定含義的二進制碼進行辨別，并轉(zhuǎn)換成控制信號，具有譯碼功能的邏輯電路成為譯碼器。 譯碼器可分為兩種類型，一種是將一系列代碼轉(zhuǎn)換成與之一一對應(yīng)得有效信號。這種譯碼器可以稱為唯一地址譯碼器，它常

6、用于計算機中對存儲器單元地址的譯碼，即將每一個地址代碼換成一個有效信號，從而選中對應(yīng)的單元。另一種是將一種代碼轉(zhuǎn)換成另一種代碼，所以也稱為代碼變換器。 二十進制譯碼器的真值表見教材表7.19，管腳圖參見教材圖7.52所示。五、實驗步驟1、按照真值表編寫二十進制譯碼器VHDL代碼。2、利用仿真軟件進行編譯仿真，給出電路的時序邏輯波形。3、分析仿真時序波形。 實驗四：四位加法器設(shè)計一、 實驗?zāi)康模簩W(xué)習(xí)加法器的功能與定義，學(xué)習(xí)VHDL，學(xué)習(xí)用元件例化方法設(shè)計多層次結(jié)構(gòu)的VHDL設(shè)計。二、 實驗內(nèi)容：編寫一個一位全加器和一個四位全加器的VHDL代碼，用用元件例化方法建立一個四位全加器并編譯，仿真。三、

7、 實驗環(huán)境同實驗一。四、 實驗原理算術(shù)運算式數(shù)值系統(tǒng)的基本功能，更是計算機中不可缺少的組成單元。 1、全加器 全加法是算術(shù)運算電路中的基本單元，它們是完成1位二進制相加的一種組合邏輯電路。一位加法器的真值表見下表；由表3-1中可以看見，這種加法考慮低位來的進位，所以稱為全加。一位全加器就是實現(xiàn)下表中邏輯關(guān)系的電路。 表3-1 一位半加器真值表被加數(shù)A加數(shù)B低位進位Ci和數(shù)S進位Co00000010101001011001001100110110101111112、四位全加器 按照串行進位方式，采用四個一位全加器可以四位加法器。五、 實驗步驟1、按照真值表編寫一位全加器VHDL代碼，并采用元件例

8、化語句編寫四位加法器VHDL代碼。2、利用仿真軟件進行編譯仿真，給出電路的時序邏輯波形。3、分析仿真時序波形。實驗五：時序邏輯電路設(shè)計（一）一、 實驗?zāi)康模簩W(xué)習(xí)時序邏輯電路，學(xué)習(xí)計數(shù)器的原理，學(xué)習(xí)VHDL。二、 實驗內(nèi)容：編寫一個帶預(yù)置輸入，清零輸入，可加/可減計數(shù)器的VHDL 代碼并仿真。三、 實驗環(huán)境同實驗一。四、 實驗原理 計數(shù)器是數(shù)字系統(tǒng)中用的較多的基本邏輯器件。它不僅能記錄輸入時鐘脈沖的個數(shù)，還可以實現(xiàn)分頻、定時等功能。 計數(shù)器的種類很多。按脈沖方式可以分為同步計數(shù)器和異步計數(shù)器；按進制可以分為二進制計數(shù)器和非二進制計數(shù)器；按計數(shù)過程數(shù)字的增減，可分為加計數(shù)器、減計數(shù)器和可逆計數(shù)器。

9、 本實驗就是設(shè)計一個4位二進制加減法計數(shù)器，該計數(shù)器可以通過一個控制信號決定計數(shù)器時加計數(shù)還是減計數(shù)，另外，該寄存器還有一個清零輸入，低電平有效。還有一個load裝載數(shù)據(jù)的信號輸入，用于預(yù)置數(shù)據(jù)；還有一個C的輸出，用于計數(shù)器的級聯(lián)。其功能表如表4-1所示;管腳定義如圖4-1所示。RCLKloadup_down狀態(tài)Lxxx置零HxLx置數(shù)HH0減法HH1加法表4-1 4位二進制加減法計數(shù)器功能表圖4-1 4位二進制加減法計數(shù)器管腳定義五、 實驗步驟1、按照4位二進制加減法計數(shù)器的功能表編寫VHDL代碼。2、進行編譯仿真，給出電路的時序邏輯波形。實驗五：時序邏輯電路設(shè)計（二）一、 實驗?zāi)康模簩W(xué)習(xí)8

10、位頻率計的原理及設(shè)計。二、 實驗內(nèi)容：根據(jù)頻率的定義和頻率測量的基本原理，設(shè)計一個8位頻率計的程序。三、 實驗環(huán)境同實驗一。四、 實驗原理所謂頻率就是周期性信號在單位時間（1s）內(nèi)變化的次數(shù)。若在一定時間間隔T（也稱閘門時間）內(nèi)測得這個周期性信號的重復(fù)變化次數(shù)為N，則其頻率可表示為fN/T由上面的表達式可以看到，若時間間隔T取1s，則fN，但是這種頻率計僅能測出頻率大于或者等于1Hz的情況，且頻率越高，精度也越高。實際應(yīng)用中，頻率計的閘門時間是個可變量，當(dāng)頻率小于1Hz時，閘門時間就要適當(dāng)放大。本實驗中為了簡化實驗代碼，閘門時間固定為1s，閘門信號是一個0.5Hz的方波，在閘門有效（高電平）期

11、間，對輸入的脈沖進行計數(shù)，在閘門信號的下降沿時刻，鎖存當(dāng)前的計數(shù)值，并且清零所有的頻率計數(shù)器。頻率計的電路框圖如圖5-1所示。 圖 5-1 頻率計的電路框圖五、 實驗步驟1、首先打開ModelSim軟件，新建一個工程，并新建一個VHDL File。2、按照自己的想法，編寫VHDL程序。3、對自己編寫的VHDL程序進行編譯并仿真，給出電路的時序邏輯波形。實驗六：分頻器的設(shè)計一、 實驗?zāi)康模簩W(xué)習(xí)時序邏輯電路，學(xué)習(xí)分頻的原理，學(xué)習(xí)VHDL語言。二、 實驗內(nèi)容：用VHDL設(shè)計一個占空比是50%的4分頻分頻器，通過ModelSim軟件對其進行仿真。三、 實驗環(huán)境同實驗一。四、 實驗原理在數(shù)字電路中，時鐘

12、信號的分頻是很常見的電路。分頻器除了可以對時鐘信號頻率做除以二的計算外，分頻器同時很類似漣波計數(shù)器。漣波計數(shù)器是計數(shù)器的一種，它屬于異步設(shè)計。因為觸發(fā)器并非皆由同一個時鐘信號同步操作，所以它非常節(jié)省電路面積。五、 實驗步驟1、 按照分頻器的功能表編寫VHDL代碼。2、 利用仿真軟件進行編譯仿真。實驗七：通用移位寄存器的設(shè)計一、 實驗?zāi)康模簩W(xué)習(xí)時序邏輯電路，學(xué)習(xí)寄存器的原理，學(xué)習(xí)VHDL語言。二、 實驗內(nèi)容：編寫一個8位的模式可控的移位寄存器的VHDL 代碼并編譯，仿真。三、 實驗環(huán)境同實驗一。四、 實驗原理本實驗就是設(shè)計一個模式可控的移位寄存器，該寄存器可以對8位信號通過MD輸入端控制移位輸出

13、的模式，其功能表如表7-1所示。CLKMD狀態(tài)001帶進位循環(huán)左移010帶進位循環(huán)右移011自循環(huán)左移100自循環(huán)右移101加載待移數(shù)據(jù)其他保持表7-1 模式可控移位寄存器功能表五、 實驗步驟1、按照模式可控的移位寄存器的功能表編寫VHDL代碼。2、進行編譯仿真，給出電路的時序邏輯波形。實驗八：數(shù)碼管掃描顯示的設(shè)計一、 實驗?zāi)康模簩W(xué)習(xí)硬件掃描顯示電路的設(shè)計。二、 實驗內(nèi)容：利用掃描的方式設(shè)計一個在8個數(shù)碼管上面顯示自己的學(xué)號的程序。三、 實驗環(huán)境同實驗一。四、 實驗原理一般來說，多個數(shù)碼管的連接并不是把每個數(shù)碼管都獨立的與可編程邏輯器件連接，而是把所有的LED管的輸入連在一起。如圖8-1所示。

14、圖8-1 掃描數(shù)碼管的原理圖這樣做的好處有兩點：一是節(jié)約了器件的IO口；其二是降低了功耗。每次向LED寫數(shù)據(jù)時，通過片選選通其中一個LED，然后把數(shù)據(jù)寫入該LED管，因此每個時刻只有一個LED管是亮的。為了能持續(xù)看見LED上面的顯示內(nèi)容，必須對LED管進行掃描，即依次并循環(huán)地點亮各個LED管。利用人眼的視覺暫停效應(yīng)，在一定的掃描頻率下，人眼就會看見好幾個LED一起點亮。每個LED的功耗較大，如果所有的LED一起點亮，其功耗較大。利用掃描的方式，每個時刻只有LED管是亮的，可以大大的減少功耗。 掃描頻率大小合適才能有很好的效果。如果太小，而每個LED開啟的時間大于人眼的視覺暫停時間，那么會產(chǎn)生閃

15、爍現(xiàn)象。而掃描頻率太大，則會造成LED的頻繁開啟和關(guān)斷，大大增加LED功耗（開啟和關(guān)斷的時刻功耗很大）。一般來說，稍描頻率選在50Hz比較合適。 五、 實驗步驟1、編寫一個1000000分頻器的VHDL代碼；2、以分頻后的時鐘信號做為數(shù)碼管掃描的時鐘信號，編寫數(shù)碼管掃描的程序。3、利用ModelSim進行編譯仿真，給出電路的時序邏輯波形。實驗九：正弦信號發(fā)生器的設(shè)計一、 實驗?zāi)康模赫莆誕uartus中LPM_ROM的使用方法與正弦信號發(fā)生器的設(shè)計方法。二、 實驗內(nèi)容：設(shè)計一個正弦信號發(fā)生器。三、 實驗環(huán)境同實驗一。四、 實驗原理正弦信號發(fā)生器的結(jié)構(gòu)由4個部分組成： Ø 地址發(fā)生器 &

16、#216; 正弦信號rom Ø 頂層設(shè)計文件 Ø 8位D/A 整體結(jié)構(gòu)的框圖如圖9-1所示： 圖 9-1 正弦信號發(fā)生器結(jié)構(gòu)框圖 頂層文件在FPGA中實現(xiàn)，包含兩個部分：ROM的地址信號發(fā)生器，由6位計數(shù)器擔(dān)當(dāng)；一個正弦數(shù)據(jù)ROM，由LPM_ROM模塊構(gòu)成。五、 實驗步驟1、新建工程signa_gen.qpf，建立頂層文件signa_gen.bdf。2、PLL宏模塊的定制，在頂層文件中雙擊鼠標左鍵，點擊MegaWizard Plug-In Manager進入宏模塊設(shè)計向?qū)АD 9-2 PLL宏模塊的定制（1）圖 9-3 PLL宏模塊的定制（2）圖 9-4 PLL宏模塊的定制

17、（3）圖 9-5 PLL宏模塊的定制（4）圖 9-6 PLL宏模塊的定制（5）圖 9-7 PLL宏模塊的定制（6）3、6位地址發(fā)生器模塊的設(shè)計，在頂層文件中雙擊鼠標左鍵，點擊MegaWizard Plug-In Manager進入宏模塊設(shè)計向?qū)АD 9-8 計數(shù)器宏模塊的定制（1）圖 9-9 計數(shù)器宏模塊的定制（2）圖 9-10 計數(shù)器宏模塊的定制（3）圖 9-11 計數(shù)器宏模塊的定制（4）4、進行正弦數(shù)據(jù)表存儲器模塊的設(shè)計。定制初始化數(shù)據(jù)文件，F(xiàn)ile -> New -> Other Files圖 9-12 正弦數(shù)據(jù)表存儲器模塊的設(shè)計（1）5、編輯MIF數(shù)據(jù)表圖 9-13 MIF

18、數(shù)據(jù)表的編輯（1）6、在頂層文件中雙擊鼠標左鍵，點擊MegaWizard Plug-In Manager進入宏模塊設(shè)計向?qū)D 9-14 LPM_ROM宏模塊的定制（1）圖 9-15 LPM_ROM宏模塊的定制（2）圖 9-16 LPM_ROM宏模塊的定制（3）圖 9-17 LPM_ROM宏模塊的定制（4）選擇Assignments -> Setting -> Analysis&Synthesis Settings -> Default Parameters 進行如下設(shè)置圖 9-18 LPM_ROM宏模塊的定制（5）7、 正弦信號發(fā)生器各模塊的綜合與設(shè)計，調(diào)出已定制好的宏模塊進行系統(tǒng)集成。圖 9-19 已定制好的宏模塊的系統(tǒng)集成8、時序仿真。圖 9-20 仿真波形實驗十：序列檢測器的設(shè)計一、 實驗?zāi)康模毫私庑蛄袡z測器的工作原理，掌握VHDL語言狀態(tài)機的設(shè)計方法。二、 實驗內(nèi)容：用VHDL語言設(shè)計一個序列檢測器，要求當(dāng)檢測器連續(xù)收到一組串行碼（1110010）后，輸出為1，其他情況輸出為0，請通過利用ModelSim編譯軟件對其進行仿真。三、