一種新型8位DAC的設(shè)計(jì)ppt課件

1、一種新型8位DAC的設(shè)計(jì)2019年年 8月月14日日中國科學(xué)院高能物理研討所中國科學(xué)院高能物理研討所羅江平羅江平中國科學(xué)院中國科學(xué)院“核探測(cè)技術(shù)與核電子學(xué)重點(diǎn)實(shí)驗(yàn)室核探測(cè)技術(shù)與核電子學(xué)重點(diǎn)實(shí)驗(yàn)室DAC的運(yùn)用 DAC運(yùn)用： 準(zhǔn)確電壓源的產(chǎn)生 音頻信號(hào)的重建 視頻信號(hào)的產(chǎn)生 微型處置器中的低功耗DAC 本設(shè)計(jì)主要是運(yùn)用在高能物理讀出電子學(xué)上面,提供甄別器的閾值.國內(nèi)外的運(yùn)用ATLAS pixel chipBES MDC電子學(xué)系統(tǒng)，校準(zhǔn)刻度直流電壓產(chǎn)生電路 OPERA Chip ( LAL ORSAY)DAC 組成框圖 D/A轉(zhuǎn)換器普通由數(shù)字存放器模擬電子開關(guān)電路，解碼網(wǎng)絡(luò)，求和電路以及基準(zhǔn)電壓組成

2、。數(shù)字量以串行或者并行方式輸入，本設(shè)計(jì)中采用一個(gè)串并轉(zhuǎn)換電路替代數(shù)字存放器來控制輸入。 任務(wù)原理數(shù)模轉(zhuǎn)換器的功能就是把數(shù)字量轉(zhuǎn)換成模擬量，通常這種轉(zhuǎn)換是線性 的 。 設(shè) 數(shù) 模 轉(zhuǎn) 換 器 輸 入 的 數(shù) 字 量 為 n 位 二 進(jìn) 制 碼 DD=D1D2.Dn，D1為最高位Most Significant Bit,簡稱MSB，Dn為最低位Least Significant Bit，簡稱LSB，那么輸出模擬量A與輸入數(shù)字量D之間的函數(shù)關(guān)系可以用下式來表示：輸出模擬量與輸入數(shù)字量成正比。輸出模擬量由一系列二進(jìn)制分量疊加而成的，每一個(gè)二進(jìn)制分量為該位的權(quán)與模擬參考量K的積,，數(shù)模轉(zhuǎn)換器的根本任務(wù)原

3、理是基于權(quán)的控制，即權(quán)電壓相加或權(quán)電流相加。 120121( 222 )2nnnn iniiA KD K DDDKD倒T型構(gòu)造的嘗試問題：單調(diào)性不好毛刺比較寬功耗大緣由：開關(guān)不同步 TWO STAGE RESISTIVE DIVIDER DAC 自創(chuàng)的構(gòu)造,可分為coarse resistor (M bit)和fine resistor (N bit),總的電阻個(gè)數(shù)2M+2N2M+N節(jié)省面積構(gòu)造選擇思索要素:Process&mismatch dispersionRadiation impact電阻型DAC主體構(gòu)造 Ron = L/ (W * B * (Vgs-Vt) Bandgap f

4、or RP RN帶隙基準(zhǔn)電壓隨溫度變化曲線，近似零溫度系數(shù)DAC靜態(tài)性能INL,DNL)的測(cè)試 測(cè)試DAC時(shí)，理想的ADC用來將輸入規(guī)范模擬信號(hào)正弦、ramp轉(zhuǎn)為數(shù)字正弦、 ramp 經(jīng)過待測(cè)dac得到輸出模擬階梯波與輸入瞬態(tài)波形相減得到.INL測(cè)試(DACA+dac_inl_8bit)INL(0.27985LSB)DNL測(cè)試(DACA+dac_dnl_8bit)DNL(0.274201LSB)INL和DNL測(cè)試DNL = |(VD+1- VD)/VLSB-IDEAL - 1 | , where 0 D 2N - 2. INL = | (VD - VZERO)/VLSB-IDEAL - D |

5、 , where 0 D 2N-1.ENOB=SNR-1.76/6.02Tsettle(建立時(shí)間測(cè)試) 測(cè)試方法: 輸入ramp+idealADC (ramp剛好滿足在01111111 到10000000所對(duì)應(yīng)的值,思索 這時(shí)開關(guān)同時(shí)開,閉合建立時(shí)間 應(yīng)該最長) 測(cè)得建立時(shí)間約為65ns (穩(wěn)定到誤差1%以內(nèi))芯片幅員DAC電阻串以及控制開關(guān)及相應(yīng) 控制門級(jí)電路幅員幅員部分主要思索了對(duì)稱以及匹配,以及添加維護(hù)環(huán)DAC Tran的波形00000000到1111111轉(zhuǎn)換圖00000000到10101010轉(zhuǎn)化圖分析它們模擬信號(hào)隨數(shù)字輸入碼變化依次上升的波形對(duì)我們掌握任務(wù)原理很有用途綜合數(shù)字電路以

6、及Modelsim功能仿真數(shù)字電路部分主要實(shí)現(xiàn)串并轉(zhuǎn)換的功能Wr_en, 使能管腳Dsync 同步信號(hào)1.首先必需加reset信號(hào)2.一次輸入8bit的數(shù)字信號(hào)(串行),同步信號(hào)dsyc必需跟輸入信號(hào)堅(jiān)持同步3.在八位的數(shù)字信號(hào)接納后必需等待一個(gè)時(shí)鐘的時(shí)間(要思索幅員帶入的寄生延遲)這時(shí)候使讀寫wr_en信號(hào)有效4.堅(jiān)持wr_en有效直到下一個(gè)串行輸入脈沖的到來全芯片幅員及LVS簡化網(wǎng)表以加快仿真速度以及更快定位大寄生電阻和電容net .抽取電容時(shí)在PEX rule里添加選項(xiàng) PEX REDUCED LUMPED C 10 可以大大簡化網(wǎng)表 .在XRC的rule file當(dāng)中添加如下選項(xiàng) PE

7、X YOLERANCE DISTRIBUTED R 10 將每個(gè)net寄生小電阻阻值迭加 大大簡化網(wǎng)表，從行減少到行左右后仿真DNL(差分非線性)INL(積分非線性)后仿的一些閱歷教訓(xùn) 1.對(duì)于具有比較多的數(shù)字邏輯單元的schematic最好調(diào)用 已有的數(shù)字單元庫,由于它具有更好的工藝穩(wěn)定性,最重要的是寄生效應(yīng)會(huì)小的多. 2.規(guī)劃必需合理,從電氣角度出發(fā),不能只顧及電路的美觀. 3.對(duì)于電源規(guī)劃可以思索上下布VDD,中間布VSS.襯底和地要分開,減少藕荷噪聲. 4.后仿DNLINL過大 (采用理想8bitADC測(cè)試方法) 經(jīng)過對(duì)每個(gè)net進(jìn)展細(xì)仿，確定為電源線以及輸出NET的寄生電阻電容效應(yīng)太

8、大，由此帶來了毛刺，IR_drop效應(yīng),采用固定周期取穩(wěn)定點(diǎn)然后線性擬合后結(jié)果沒問題DAC一些想法 1.就本設(shè)計(jì)而言假設(shè)只是根據(jù)串行輸入得到一個(gè)基準(zhǔn)壓值的話沒必要用到串并轉(zhuǎn)換電路,可以思索用更簡單的方法,比如用移位存放器再經(jīng)過鎖存同步輸入DAC的模擬部分管腳即可,這樣可防止PAD的寄生電容電阻給DAC帶來glitch. 2.對(duì)此次設(shè)計(jì)后仿的glitch問題的處理方案有兩個(gè): a.減慢時(shí)鐘沿速度 b.在串行數(shù)據(jù)輸入時(shí)才同步參與時(shí)鐘,其他時(shí)辰關(guān)斷時(shí)鐘. 3.要得到一個(gè)特別準(zhǔn)確的基準(zhǔn)電壓值必需采用新的構(gòu)造(這個(gè)有待進(jìn)一步的研討)仿真目的設(shè)計(jì)采用新加坡特許半導(dǎo)體Chart 0.35um SiGe 工藝

9、，3.3V單電源供電，工藝成熟穩(wěn)定。在正常的任務(wù)溫度25，不同的工藝角Typical、SS、FF、FS、SF下仿真圖6、7得到DAC性能如下表所示:DNL（微分非線性） -0.3LSB+0.3LSBINL（積分非線性）-0.15LSB+0.25LSBTsetup (建立時(shí)間)65ns74nsPower disipassion3.5mw4mwFSR+(11111111)1.21 VFSR-(00000000)0 VDAC芯片測(cè)試 測(cè)試方法: ADC(12bit)+DAC+ADC測(cè)試方案 1.靜態(tài)測(cè)試 INL+DNL測(cè)試,12位的輸入碼字從0000到1111依次添加,施加到被測(cè)DAC,DAC將8位的輸入碼字轉(zhuǎn)換成模擬電壓并加到ADC上,ADC的輸出送入FPGA與輸入碼字進(jìn)展減法運(yùn)算并進(jìn)展擬和得到數(shù)據(jù)輸出的