VHDL程序結(jié)構(gòu)介紹

1、目錄123VHDL設(shè)計(jì)概念VHDL簡(jiǎn)介VHDL程序結(jié)構(gòu)VHDL簡(jiǎn)介 VHDL全名Very-High-Speed Integrated Circuit Very-High-Speed Integrated Circuit Hardware Description LanguageHardware Description Language，超高速集成電路硬件描述語(yǔ)言，VHDL語(yǔ)言是一種用于電路設(shè)計(jì)的高級(jí)語(yǔ)言。最初是源于美國(guó)國(guó)防部1980年開(kāi)始啟動(dòng)的超高速集成電路計(jì)劃，在這一計(jì)劃執(zhí)行過(guò)程中，專(zhuān)家們認(rèn)識(shí)到需要有一種標(biāo)準(zhǔn)的語(yǔ)言來(lái)描述集成電路的結(jié)構(gòu)和功能，由此，美國(guó)國(guó)防部便開(kāi)發(fā)出VHDL設(shè)計(jì)語(yǔ)言供美軍用來(lái)

2、提高設(shè)計(jì)的可靠性和縮減開(kāi)發(fā)周期的設(shè)計(jì)語(yǔ)言。VHDL設(shè)計(jì)概念 采用VHDL進(jìn)行設(shè)計(jì)的方法為高層設(shè)計(jì)，即“概念驅(qū)動(dòng)模式”設(shè)計(jì)。設(shè)計(jì)人員無(wú)需通過(guò)門(mén)級(jí)原理圖描述，而是針對(duì)設(shè)計(jì)目標(biāo)進(jìn)行功能描述。VHDL并不十分關(guān)心一個(gè)具體邏輯是靠何種方式實(shí)現(xiàn)的，而是把開(kāi)發(fā)者的精力集中到邏輯所實(shí)現(xiàn)的功能上。由于高層設(shè)計(jì)只定義系統(tǒng)的行為特性，因此可以不涉及工藝。 采用VHDL進(jìn)行設(shè)計(jì)的具體過(guò)程為： 1、以VHDL語(yǔ)言描述設(shè)計(jì)概念； 2、用VHDL仿真與調(diào)試工具分析此概念的“行為”，檢查是否滿(mǎn)足初始要求。這一過(guò)程與普通的編程語(yǔ)言，如C語(yǔ)言的編譯、運(yùn)行、調(diào)試是類(lèi)似的。 3、VHDL設(shè)計(jì)VHDL綜合工具。利用集成電路廠商或EDA

3、廠家提供的被充分驗(yàn)證過(guò)的工藝庫(kù)，以面積、功耗、速度等為目標(biāo)進(jìn)行優(yōu)化，將電路映射成網(wǎng)表，得到門(mén)級(jí)電路后，還要進(jìn)行仿真來(lái)驗(yàn)證門(mén)電路的行為和時(shí)序特性。 4、物理設(shè)計(jì)。得到可供生產(chǎn)的文件，進(jìn)行延時(shí)、故障、熱分析等，保證系統(tǒng)的穩(wěn)定工作，滿(mǎn)足設(shè)計(jì)指標(biāo)。VHDL程序結(jié)構(gòu)程序結(jié)構(gòu)實(shí)體和結(jié)構(gòu)體實(shí)體和結(jié)構(gòu)體 是是VHDL設(shè)計(jì)文件的兩個(gè)基設(shè)計(jì)文件的兩個(gè)基本組成部分本組成部分實(shí)體實(shí)體說(shuō)明說(shuō)明 描述設(shè)計(jì)實(shí)體描述設(shè)計(jì)實(shí)體（黑盒）（黑盒）的外的外部接口信號(hào)（即輸入部接口信號(hào)（即輸入/輸出信號(hào)）；輸出信號(hào)）；結(jié)構(gòu)體結(jié)構(gòu)體說(shuō)明說(shuō)明 用于描述設(shè)計(jì)實(shí)體用于描述設(shè)計(jì)實(shí)體（黑（黑盒）盒）的內(nèi)部電路。的內(nèi)部電路。包集合包集合 存放各設(shè)計(jì)

4、模塊能共享的數(shù)存放各設(shè)計(jì)模塊能共享的數(shù)據(jù)類(lèi)型、常數(shù)、子程序等；據(jù)類(lèi)型、常數(shù)、子程序等；庫(kù)庫(kù) 用于存放已編譯的實(shí)體、結(jié)構(gòu)體、用于存放已編譯的實(shí)體、結(jié)構(gòu)體、包集合和配置。包集合和配置。配置配置 用于從庫(kù)中選取所需元件安裝用于從庫(kù)中選取所需元件安裝到設(shè)計(jì)單元的實(shí)體中。到設(shè)計(jì)單元的實(shí)體中。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux21 IS PORT( a , b:IN STD_LOGIC;s:IN STD_LOGIC;y:OUT STD_LOGIC );END mux21;ARCHITECTURE behavior OF mux21 IS

5、BEGIN PROCESS(a,b,s)BEGIN IF s = 0 THEN y=a; ELSE y=b; END IF; END PROCESS;END one;程序包程序包實(shí)體說(shuō)明實(shí)體說(shuō)明結(jié)構(gòu)體結(jié)構(gòu)體實(shí)體實(shí)體說(shuō)明說(shuō)明的一般格式為：的一般格式為： ENTITY 實(shí)體名實(shí)體名 IS GENERIC類(lèi)屬參數(shù)說(shuō)明類(lèi)屬參數(shù)說(shuō)明； PORT端口端口說(shuō)明說(shuō)明； END；ayand2b 實(shí)體中的每一個(gè)實(shí)體中的每一個(gè)I/OI/O信號(hào)被稱(chēng)為端口，其功信號(hào)被稱(chēng)為端口，其功能對(duì)應(yīng)于電路圖符號(hào)的一個(gè)引腳。端口說(shuō)明則能對(duì)應(yīng)于電路圖符號(hào)的一個(gè)引腳。端口說(shuō)明則是對(duì)一個(gè)實(shí)體的一組端口的定義，即對(duì)基本設(shè)是對(duì)一個(gè)實(shí)體的一組端

6、口的定義，即對(duì)基本設(shè)計(jì)實(shí)體與外部接口的描述。計(jì)實(shí)體與外部接口的描述。端口是設(shè)計(jì)實(shí)體和端口是設(shè)計(jì)實(shí)體和外部環(huán)境動(dòng)態(tài)通信的通道。實(shí)體類(lèi)似一個(gè)外部環(huán)境動(dòng)態(tài)通信的通道。實(shí)體類(lèi)似一個(gè)“黑黑盒盒”，實(shí)體描述了，實(shí)體描述了“黑盒黑盒”的輸入輸出口。的輸入輸出口。 ENTITY、IS、GENERIC、PORT、END是是VHDL的關(guān)鍵字（保留字）。的關(guān)鍵字（保留字）。 實(shí)體名、端口名實(shí)體名、端口名（端口說(shuō)明）（端口說(shuō)明）等均應(yīng)為符合等均應(yīng)為符合VHDL命名規(guī)則的標(biāo)識(shí)符。命名規(guī)則的標(biāo)識(shí)符。實(shí)體說(shuō)明實(shí)體說(shuō)明類(lèi)屬信息類(lèi)屬信息1 1、作用、作用 為設(shè)計(jì)實(shí)體和其外部環(huán)境通信的靜態(tài)信息提供通道，可以定義端口的大小、實(shí)體中

7、元件的數(shù)目以及實(shí)體的定時(shí)特性等。2 2、一般格式、一般格式 GENERIC（CONSTANT 名字表：IN 子類(lèi)型標(biāo)識(shí) := 靜態(tài)表達(dá)式， ）；端口說(shuō)明端口說(shuō)明端口說(shuō)明的一般格式為：端口說(shuō)明的一般格式為： PORT（端口名（端口名，端口名，端口名：端口模式：端口模式 數(shù)據(jù)類(lèi)型數(shù)據(jù)類(lèi)型； 端口名端口名，端口名，端口名：端口模式：端口模式 數(shù)據(jù)類(lèi)型數(shù)據(jù)類(lèi)型）；）； 例如：例如：PORT ( a,b : IN STD_LOGIC; y : OUT STD_LOGIC);端口名端口模式數(shù)據(jù)類(lèi)型端口模式端口模式 用來(lái)說(shuō)明數(shù)據(jù)傳輸通過(guò)該端口的方向。用來(lái)說(shuō)明數(shù)據(jù)傳輸通過(guò)該端口的方向。 。端口數(shù)據(jù)類(lèi)型端口數(shù)據(jù)

8、類(lèi)型 常用的有布爾型（boolean）、位型（bit）、位矢量型（bit-vector）、整數(shù)型（integer）、非標(biāo)準(zhǔn)邏輯和標(biāo)準(zhǔn)邏輯類(lèi)型（Std_ulogic和Std_logic）。 1）boolean：布爾型，可取值“TRUE(真)”或“FALSE(假)”。2）bit：為位邏輯數(shù)據(jù)類(lèi)型，信號(hào)取值是邏輯值“1”和“0”。3）bit_vector：取值是一組二進(jìn)制位的值。 非標(biāo)準(zhǔn)邏輯和標(biāo)準(zhǔn)邏輯類(lèi)型，由IEEE:Std_logic_1164支持，程序包中定義了有關(guān)的數(shù)據(jù)類(lèi)型，訪(fǎng)問(wèn)該程序包中的項(xiàng)目需要使用LIBRARY子句和USE子句。練習(xí)練習(xí)練習(xí)練習(xí)答案答案Library ieee;Use i

9、eee.std_logic_1164.ALL;Entity my_design isPORT ( d: in std_logic_vector(11 downto 0); oe , clk: in: std_logic; ad: inout std_logic_vector(7 downto 0); a: out std_logic_vector(7 downto 0); int: out std_logic; as: buffer std_logic);End my_design; 結(jié)構(gòu)體結(jié)構(gòu)體 結(jié)構(gòu)體是用來(lái)描述一個(gè)設(shè)計(jì)的具體結(jié)構(gòu)，建立一個(gè)設(shè)計(jì)中輸入和輸出之間的關(guān)系，即描述實(shí)體的功能，對(duì)黑盒

10、子的內(nèi)部進(jìn)行具體描述。 VHDL允許采用三種描述格式來(lái)進(jìn)行具體的設(shè)計(jì)構(gòu)造，行為描述、數(shù)據(jù)流描述和結(jié)構(gòu)描述。具體描述時(shí)，可以是以上三種中的一種或幾種的任意組合。一個(gè)設(shè)計(jì)實(shí)體可以有多個(gè)結(jié)構(gòu)體。結(jié)構(gòu)體一般格式為：結(jié)構(gòu)體一般格式為：ARCHITECTURE 結(jié)構(gòu)體名結(jié)構(gòu)體名 OF 實(shí)體名實(shí)體名 IS 定義語(yǔ)句定義語(yǔ)句: 內(nèi)部信號(hào)，常數(shù)，數(shù)據(jù)類(lèi)型，函數(shù)定義內(nèi)部信號(hào)，常數(shù)，數(shù)據(jù)類(lèi)型，函數(shù)定義 BEGIN 并行處理語(yǔ)句并行處理語(yǔ)句； 進(jìn)程語(yǔ)句進(jìn)程語(yǔ)句； END 結(jié)構(gòu)體名；結(jié)構(gòu)體名； ARCHITECTURE、OF、IS、BEGIN、END是是VHDL的關(guān)鍵字（保留字）。的關(guān)鍵字（保留字）。 結(jié)構(gòu)體名稱(chēng)由設(shè)計(jì)

11、者自由命名，是結(jié)構(gòu)體的唯一名稱(chēng)，該結(jié)構(gòu)體名可反結(jié)構(gòu)體名稱(chēng)由設(shè)計(jì)者自由命名，是結(jié)構(gòu)體的唯一名稱(chēng)，該結(jié)構(gòu)體名可反映結(jié)構(gòu)體的特色。映結(jié)構(gòu)體的特色。 例如：architecture behavior of mux is 用結(jié)構(gòu)體行為命名architecture dataflow of mux is 用結(jié)構(gòu)體的數(shù)據(jù)流命名architecture structural of mux is 用結(jié)構(gòu)體組織結(jié)構(gòu)命名architecture latch of mux is 用結(jié)構(gòu)體的功能命名 以上命名舉例說(shuō)明，幾個(gè)結(jié)構(gòu)體都屬于設(shè)計(jì)實(shí)體mux，結(jié)構(gòu)體名由設(shè)計(jì)者自行定義，OF后面的實(shí)體名指明了該結(jié)構(gòu)體所對(duì)應(yīng)的是哪個(gè)實(shí)

12、體。由于一個(gè)設(shè)計(jì)有行為描述、數(shù)據(jù)流描述和結(jié)構(gòu)描述3種方式，一般建議用behave, dataflow, structure為結(jié)構(gòu)體命名。 用于對(duì)結(jié)構(gòu)體內(nèi)部將要使用的信號(hào)、常數(shù)、數(shù)據(jù)類(lèi)型、元件、函數(shù)和過(guò)程加以說(shuō)明。最常見(jiàn)的是對(duì)內(nèi)部流動(dòng)的信號(hào)的定義。但不能定義變量。 實(shí)體說(shuō)明中定義的信號(hào)是外部信號(hào)，而結(jié)構(gòu)體定義的信號(hào)為該結(jié)構(gòu)體的內(nèi)部信號(hào)，它只能用于這個(gè)結(jié)構(gòu)體中。 結(jié)構(gòu)體中的信號(hào)定義和端口說(shuō)明一樣，應(yīng)有信號(hào)名稱(chēng)和數(shù)據(jù)類(lèi)型定義。因?yàn)樗莾?nèi)部連接用的信號(hào)，因此不需要方向說(shuō)明。1、行為描述2、結(jié)構(gòu)描述3、數(shù)據(jù)流描述1 1、行為描述、行為描述描述該設(shè)計(jì)單元的功能，即該硬件做什么，主要使用函數(shù)、過(guò)程和進(jìn)程語(yǔ)句

13、，以算法形式描述數(shù)據(jù)的變換和傳送。即只描述所希望電路的功能或者電路行為（輸入輸出間轉(zhuǎn)換的行為），而沒(méi)有指明或涉及實(shí)現(xiàn)這些行為的硬件結(jié)構(gòu)。ARCHITECTURE behavior OF mux21 IS BEGIN PROCESS(a,b,s)BEGIN IF s = 0 THEN y=a; ELSE y=b; END IF; END PROCESS;END one;2 2、結(jié)構(gòu)描述、結(jié)構(gòu)描述描述該設(shè)計(jì)單元的硬件結(jié)構(gòu)，即該硬件是如何構(gòu)成的。主要使用配置指定語(yǔ)句及元件例化語(yǔ)句描述元件的類(lèi)型及元件的互聯(lián)關(guān)系。3 3、數(shù)據(jù)流描述、數(shù)據(jù)流描述設(shè)計(jì)庫(kù)設(shè)計(jì)庫(kù)設(shè)計(jì)設(shè)計(jì)庫(kù)（庫(kù)（LibraryLibrary）

14、1 1、設(shè)計(jì)、設(shè)計(jì)庫(kù)是經(jīng)編譯后的數(shù)據(jù)的集合，存放包集合庫(kù)是經(jīng)編譯后的數(shù)據(jù)的集合，存放包集合定義、實(shí)體定義、結(jié)構(gòu)體定義和配置定義。定義、實(shí)體定義、結(jié)構(gòu)體定義和配置定義。 2 2、VHDLVHDL中，中，設(shè)計(jì)設(shè)計(jì)庫(kù)的說(shuō)明總放在設(shè)計(jì)單元的最前庫(kù)的說(shuō)明總放在設(shè)計(jì)單元的最前面。面。 3 3、設(shè)計(jì)、設(shè)計(jì)庫(kù)中的各個(gè)設(shè)計(jì)單元可以用作進(jìn)行其他設(shè)庫(kù)中的各個(gè)設(shè)計(jì)單元可以用作進(jìn)行其他設(shè)計(jì)的資源，一個(gè)設(shè)計(jì)可以使用多個(gè)庫(kù)中的設(shè)計(jì)單元。計(jì)的資源，一個(gè)設(shè)計(jì)可以使用多個(gè)庫(kù)中的設(shè)計(jì)單元。設(shè)計(jì)庫(kù)的使用設(shè)計(jì)庫(kù)的使用 首先在設(shè)計(jì)的開(kāi)頭說(shuō)明要引用的庫(kù)，然后使用首先在設(shè)計(jì)的開(kāi)頭說(shuō)明要引用的庫(kù)，然后使用use子句指子句指明要使用庫(kù)中的哪一個(gè)

15、設(shè)計(jì)單元，其書(shū)寫(xiě)格式為：明要使用庫(kù)中的哪一個(gè)設(shè)計(jì)單元，其書(shū)寫(xiě)格式為： Library 庫(kù)名；庫(kù)名； Use 庫(kù)名庫(kù)名. 程序包名程序包名. all； 其中：程序包名就是實(shí)際設(shè)計(jì)要使用的庫(kù)中的設(shè)計(jì)單元；其中：程序包名就是實(shí)際設(shè)計(jì)要使用的庫(kù)中的設(shè)計(jì)單元；all表示使用程序包中的所有項(xiàng)目。表示使用程序包中的所有項(xiàng)目。常用設(shè)計(jì)庫(kù)常用設(shè)計(jì)庫(kù)1、STD庫(kù)2、WORK庫(kù) WORK庫(kù)是VHDL語(yǔ)言工作庫(kù)，用戶(hù)在項(xiàng)目設(shè)計(jì)中設(shè)計(jì)成功、正在驗(yàn)證、和未仿真的中間件都放在WORK庫(kù)中。 以上兩個(gè)庫(kù)對(duì)當(dāng)前設(shè)計(jì)是永遠(yuǎn)可見(jiàn)的，不需在程序開(kāi)頭對(duì)它們進(jìn)行說(shuō)明。即下面的LIBRARY子句隱含存在于任何設(shè)計(jì)單元之前。 library

16、 std； library work；3、資源庫(kù) 除STD和WORK庫(kù)以外所有的庫(kù)均為資源庫(kù)。這些資源庫(kù)的使用必須用LIBRARY顯式的說(shuō)明出來(lái)。如常用的資源庫(kù)IEEE庫(kù)（Std_logic_1164）和VITAL庫(kù)。程序包程序包 在VHDL中，設(shè)計(jì)的實(shí)體和結(jié)構(gòu)體中定義的數(shù)據(jù)類(lèi)型、常量、子程序說(shuō)明和元件說(shuō)明等只能在該設(shè)計(jì)實(shí)體中使用，而對(duì)其他設(shè)計(jì)實(shí)體是不可見(jiàn)的。 程序包說(shuō)明用來(lái)單純地羅列VHDL中所要用到的信號(hào)定義、常量定義、數(shù)據(jù)類(lèi)型、子程序說(shuō)明和元件說(shuō)明等，是一個(gè)可編譯的設(shè)計(jì)單元。 要使用程序包中的某些說(shuō)明和定義，要用use語(yǔ)句說(shuō)明。各種VHDL編譯系統(tǒng)都含有多個(gè)標(biāo)準(zhǔn)程序包，如Std_Logi

17、c_1164和Standard程序包。用戶(hù)也可以自行設(shè)計(jì)程序包。常用程序包常用程序包1 1、s standardtandard 預(yù)先在std庫(kù)中編譯，主要定義了布爾類(lèi)型、bit類(lèi)型、character類(lèi)型、出錯(cuò)級(jí)別、實(shí)數(shù)類(lèi)型、整數(shù)類(lèi)型、時(shí)間類(lèi)型、延遲長(zhǎng)度子類(lèi)型、自然數(shù)子類(lèi)型、正整數(shù)子類(lèi)型、string類(lèi)型、bit_vector子類(lèi)型、文件打開(kāi)方式類(lèi)型和文件打開(kāi)狀態(tài)類(lèi)型。對(duì)所有設(shè)計(jì)模塊可見(jiàn)對(duì)所有設(shè)計(jì)模塊可見(jiàn)。2 2、textiotextio 預(yù)先在std庫(kù)中編譯，定義了line類(lèi)型、text類(lèi)型、side類(lèi)型、操作寬度width子類(lèi)型、文件input、文件output、readline過(guò)程、對(duì)應(yīng)于不同數(shù)據(jù)類(lèi)型的read過(guò)程、writeline過(guò)程和對(duì)應(yīng)于不同數(shù)據(jù)類(lèi)型的write過(guò)程。對(duì)所有設(shè)計(jì)模塊都對(duì)所有設(shè)計(jì)模塊都不可見(jiàn)，使用時(shí)要進(jìn)行說(shuō)明不可見(jiàn)，使用時(shí)要進(jìn)行說(shuō)明。use std.textio.all;use std.textio.all;3 3、S