FPGA實習(xí)報告

1、實 習(xí) 報 告1、目的和要求1、熟悉在EDA平臺上進行數(shù)字電路集成設(shè)計的整個流程。2、掌握QuartusII軟件環(huán)境下簡單VHDLt本等輸入設(shè)計方法。3、熟悉VHD段計實體的基本結(jié)構(gòu)、語言要素、設(shè)計流程等。4、掌握利用Quqrtus H的波形仿真工具驗證設(shè)計的過程。5、學(xué)習(xí)使用JTAG妾口下載邏輯電路到可編程芯片，并能調(diào)試到芯片正常 工作為止。2、內(nèi)容1、學(xué)習(xí)并掌握VHD段計實體的基本結(jié)構(gòu)、語言要素、設(shè)計流程等。2、了解在EDA平臺上進行數(shù)字電路集成設(shè)計的整個流程，熟悉 QuartusII 軟件環(huán)境下簡單VHDLt本等輸入設(shè)計方法，掌握利用 Quqrtus R的波形仿真工 具驗證設(shè)計的過程。3

2、、理解RS觸發(fā)器的設(shè)計原理，采用 QuartusII集成開發(fā)環(huán)境，利用VHDL 硬件描述語言進行設(shè)計。4、使用JTAG接口下載vhdl代碼到可編程芯片（本次課程設(shè)計中使用的是 EP2c8Q208彼件），并調(diào)試到芯片正常工作為止。3、 過程（1）理解RS觸發(fā)器設(shè)計的原理基本rs觸發(fā)器可由兩個與非門 G1、G2的輸入、輸出端交叉連接而構(gòu) 成，它有兩個輸入端 R、S和兩個輸出端 Q、Q非。它的輸入輸出具有以下關(guān)系：當(dāng)R端無效（1）, S端有效時（0）,則Q=1,Q非=0,觸發(fā)器置1;當(dāng)R端有效（0）、S端無效時（1）,則Q=0,Q非=1, 觸發(fā)器置0;當(dāng)R、S端均無效時，觸發(fā)器狀態(tài)保持不變；當(dāng)R、S

3、端均有效時，觸發(fā)器狀態(tài)不確定。（2）建立新的工程項目打開QuartusII軟件，進入集成開發(fā)環(huán)境，點擊 File-New projectwizard建 立一個工程項目，輸入工作目錄和項目名稱，如下圖一所示。io tho forking diroctory for thio projoot?除 med iprotccjf I uWh i* th日 nari"i© of the tup-lev«l dviQri 日mN for ihi*- pioiwci? Thiv1日祀口口幅 ,用皿字 口的 muvt ewactl match thet entity name in

4、 the design file.U 夠 EHtstina Project S用wing片-.項目的建立建立文本編輯文件：在軟件主窗口單擊 file菜單后，單擊new選項，選擇VHDL選項，單擊OK,進行文本編輯輸入源程序rschq.vhd,代碼如下所示。library ieee;useieee.std_logic_1164.all;entity rscfq isport(r,s:in std_logic;q,qb:outstd_logic);endrscfq;architectureart of rscfq issignal q_temp,qb_temp:std_logic;beginpro

5、cess(r,s)beginif(s='1'and r='0')thenq_temp<='0'qb_temp<='1'elsif(s='0'andr='T) thenq_temp<='1'qb_temp<='0'elseq_temp<=q_temp;qb_temp<=qb_temp;endif;endprocess;q<=q_temp;qb<=qb_temp;endart;完成文本編輯后，點擊保存，注意保存時的文件名要與實體名一

6、致，否則 編譯時會出錯。編譯工程項目：在 QuartusII主頁面下，選擇 Processing-Startcompilation 或點擊工具欄上的按鈕啟動編譯，直到出現(xiàn)“ Full Compilation Report"對話框， 點擊OK即可。(3)對編輯的文本文件進行波形仿真在軟件主窗口單擊file菜單后，單擊new選項，選擇Vector Waveform File 選項，單擊OK。在出現(xiàn)的波形仿真窗口中，按鼠標(biāo)右鍵，在彈出菜單中選擇 Insert Node or Bus,出現(xiàn)如下圖二所示的窗口。圖二節(jié)點加入工具框在圖二窗口中選擇Node Finder,將才T開Node Find

7、er對話框，如下圖三所 示。在Filter中選擇Pins： all,點擊List按鈕，在出現(xiàn)的圖中左欄中選擇需要 進行仿真的端口通過中間的按鈕加入到右欄中，點擊OK,端口加入到波形文件中。選擇一段波形，通過左邊的設(shè)置工具條，給出需要的值，設(shè)置完成激勵 波形，并進行保存。圖三 Node Finder對話框完成激勵設(shè)置之后，設(shè)置功能仿真：選擇AssignmentTimingAnalysisSettings-Simulator Settings Simulationmode 選擇 Functional,生成網(wǎng)絡(luò)表 Processing GeneraFunctional Simulation Netl

8、ist。然后點擊快捷按鈕 乳,開始 仿真，完成后得到波形如下圖四所示，根據(jù)分析，功能符合設(shè)計要求。從波形 仿真可以看到從輸入到輸出有一定的延時，大概在7ns左右。(4)使用JTAG接口下載vhdl代碼到可編程芯片(本次課程設(shè)計中使用的 是EP2c8Q208彼件)，并調(diào)試到芯片正常工作為止。進行硬件驗證的步驟如下：選擇所用的FPGA器件一EP2c8Q208C8以及進行一些配置。選擇配置器件EPCS4設(shè)置不需要使用的IO功能為AS inputs , tri-ststed 。點擊兩次 OK回到主界面。配置FPGAH腳：在進行硬件驗證時，采用兩個按鍵作為輸入，對應(yīng)輸入r、s端，在配置管腳的時候?qū)⑤斎肽_

9、至為 82,77;輸出分別對應(yīng)LED的D7, D8。D7, D8在EP2c8Q208彼件中對應(yīng)的管腳為102,101。在Quartus II軟件主界面下，選擇 Assignments Pins ,按照上面的管腳 進行配置，配置完成的管腳如下圖五所示。圖五配置好的管腳完成管腳配置之后，對工程進行再次編譯。在 Quartus R軟件主界面下,選才P Processing- Start Compilation或點擊工具欄上的按鈕啟動編譯，直到出現(xiàn)“Full Compilation Report” 對話框，點擊 OK 即可。完成編譯，點擊。按鈕，出現(xiàn)如下圖六所示的窗口，選擇下載設(shè)計程序。 Sof文件到

10、目標(biāo)FPGA下載采用JTAG方式（由于配置芯片擦寫次數(shù)有限，實驗 均采用JTAG下載方式）。工加gS吵Q即力事看見LLFl 1M以RialH自E造州巾要 E Tab , twiUirre IR J七田k3lira：4ii 仁 M%ll 弘=!?!M sia|1%;2chfckan Jiwttfe&蒼；丫皿空Lek :7 | 匕"|匕1J 1M 1b跟21并唐白爐式凱國口 00cg 口附件H圖六硬件下載文件窗口下載完成之后，在EP2c8Q208彼件上進行驗證。按鍵（key）按下時接地,即此時相當(dāng)于輸入0,當(dāng)不按下時，相當(dāng)于輸入1。設(shè)置的四個輸入按鍵為s1- s4,按照程序的設(shè)定進行驗證，可以得到如下圖七所示的硬件驗證結(jié)果。faaaaaaas 圖七硬件驗證結(jié)果硬件驗證圖說明：在進行硬件驗證時，一共進行了四種驗證，即以上的四張圖。第一張是在 剛開始沒有任何輸入的情況下，Q與Q非均為