混合仿真下DDS的改進(jìn)研究與實(shí)現(xiàn)VIP

1、混合仿真下dds的改進(jìn)研究與實(shí)現(xiàn)dds(direct digital frequency synthesis，挺直數(shù)字頻率合成器)是一種從相位概念動(dòng)身挺直合成所需波形的頻率合成技術(shù)。因?yàn)閐ds具有相對(duì)頻帶寬、頻率辨別率高、頻率變幻速度快與相位可延續(xù)線性變幻等一系列特點(diǎn)，已被廣泛應(yīng)用于數(shù)字通信系統(tǒng)中。目前，可供用戶挑選的高性能、多功能的專用dds芯片比較多。然而在某些對(duì)控制方式、置頻速率等方面有特別要求的場(chǎng)合，設(shè)計(jì)一個(gè)基于高性能(field programming gate array，現(xiàn)場(chǎng)可編程門(mén)陣列)的dds就是一個(gè)很好的挑選。依據(jù)正弦波對(duì)稱性，把dds的核心部件相位累加器改進(jìn)為盤(pán)旋相位累加

2、器，使得波形存儲(chǔ)rom空間降為本來(lái)的50 %，頻率辨別率提升1倍。另外，在，vc與labwindows/cvi組成的混合環(huán)境下，對(duì)該系統(tǒng)舉行驗(yàn)證。這樣，既避開(kāi)硬件平臺(tái)的限制，又增強(qiáng)了硬件實(shí)現(xiàn)勝利率。2 混合仿真下改進(jìn)的dds系統(tǒng)的實(shí)現(xiàn)由圖1可見(jiàn)，改進(jìn)后的dds系統(tǒng)由盤(pán)旋相位累加器、波形存儲(chǔ)器、(digital to analog converter，數(shù)模轉(zhuǎn)換器)、pll(phase locked loop，鎖相環(huán)路)與lpf(lowpass filter，低通)構(gòu)成。2.1 dds工作原理在延續(xù)的時(shí)鐘作用下，相位累加器以k位頻率控制字為步進(jìn)值做累加運(yùn)算。把累加器的輸出作為波形存儲(chǔ)器的地址數(shù)據(jù)，

3、依次讀出相應(yīng)單元的正弦波波形樣點(diǎn)數(shù)據(jù)，然后送往dac舉行數(shù)模轉(zhuǎn)換后，經(jīng)lpf低通濾波后輸出延續(xù)模擬的正弦波形。假設(shè)波形存儲(chǔ)器rom中存儲(chǔ)了一個(gè)完整正弦波波形的樣點(diǎn)數(shù)據(jù)，那么通過(guò)轉(zhuǎn)變k位頻率控制字的大小，就調(diào)節(jié)了累加器的步進(jìn)值，亦即轉(zhuǎn)變了輸出的正弦波單周期樣點(diǎn)數(shù)，從而實(shí)現(xiàn)了正弦波形的頻率控制。如每次對(duì)k位頻率控制字的累加后，再把n位相位控制字累加進(jìn)去后，便可實(shí)現(xiàn)波形的相位偏移。如每次再對(duì)波形存儲(chǔ)器輸出數(shù)據(jù)乘以p位幅度控制字后便實(shí)現(xiàn)了正弦波形的幅度控制。假如正弦波形的采樣深度為d位，那么系統(tǒng)內(nèi)的n位累加器就打算了波形存儲(chǔ)器的存儲(chǔ)空間應(yīng)為2n×d位。假如取n為32位，d為10位，則需要5

4、120 mb的rom資源，這在任何一片fpga芯片中是難以實(shí)現(xiàn)的。因?yàn)椴ㄐ螛狱c(diǎn)數(shù)據(jù)存在大量的重復(fù)值，因此本系統(tǒng)采納了“截尾法”來(lái)生成存儲(chǔ)器的地址(圖1中的地址鎖存器完成的就是這個(gè)功能)。把累加器輸出的高10位作為存儲(chǔ)器的地址，從而使得rom空間縮小為1.25 kb。而依據(jù)正弦波形的對(duì)稱性把相位累加器改進(jìn)為盤(pán)旋相位累加器后，使得rom只需存儲(chǔ)半波形數(shù)據(jù)，進(jìn)而把rom空間再降低50%，變?yōu)?.625 kb。2.2 系統(tǒng)參數(shù)確實(shí)定系統(tǒng)預(yù)采納10位無(wú)符號(hào)的dac，故存儲(chǔ)波形樣點(diǎn)數(shù)據(jù)的rom空間大小為210×10位。即d為10位，m為10位。通過(guò)系統(tǒng)的綜合仿真報(bào)告，可以發(fā)覺(jué)系統(tǒng)的極限工作頻率為

5、197.01 mhz。因此，為了最大限度地拓寬dds的頻帶寬度，系統(tǒng)中引入了pll來(lái)提升時(shí)鐘信號(hào)頻率及其穩(wěn)定度。選定fs為50 mh，fs為190 mhz。雖然奈奎斯特抽樣定理已經(jīng)證實(shí)，周期樣點(diǎn)數(shù)只要保留2個(gè)以上便可以無(wú)誤地恢復(fù)波形?？墒菫榱吮ＷC完整精確地重建正弦波形，保守地挑選單周期樣點(diǎn)的個(gè)數(shù)應(yīng)當(dāng)16個(gè)。而盤(pán)旋相位累加器的每次溢出只表示有半個(gè)正弦波形的輸出，即頻率控制字的位數(shù)比盤(pán)旋相位累加器的位數(shù)少3位。所以，頻率控制字的位數(shù)k為28位，盤(pán)旋相位累加器的位數(shù)以及相位控制字的位數(shù)n為31位。2.3 盤(pán)旋相位累加器所謂盤(pán)旋相位累加器，指的是累加器先以頻率控制字為步進(jìn)值舉行加法運(yùn)算，當(dāng)累加器溢出后

6、，再以頻率控制字為步進(jìn)值舉行減法運(yùn)算，如再次溢出后，再進(jìn)入遞增式的加法運(yùn)算階段，如此循環(huán)，故稱之為盤(pán)旋相位累加器。盤(pán)旋相位累加器實(shí)質(zhì)上仍然是以頻率控制字為步進(jìn)值的累加器。他實(shí)現(xiàn)“盤(pán)旋”的思想主要是依據(jù)溢出位cout。假如cout=0，則正常輸出;假如cout=1，則取反后輸出。由此不難得出，改進(jìn)的dds系統(tǒng)的頻率辨別率f、相位辨別率p以及系統(tǒng)輸出正弦波的頻率fo由式(1)、式(2)以及式(3)給定：假設(shè)幅度控制字大小為1，則由式(1)，(2)，(3)可知系統(tǒng)的頻率辨別率f約為0.044 hz，相位辨別率p約為8.382*10-8度，輸出正弦波的最高頻率fmax為11.875 mhz以及最低頻率

7、fmin為0 hz。由此不難看到dds的優(yōu)點(diǎn)：輸出信號(hào)的頻帶寬、頻率辨別率以及相位辨別率高。3 存儲(chǔ)器初始化文件(*.mif文件)的生成以及對(duì)仿真數(shù)據(jù)等間隔采樣提取波形存儲(chǔ)器調(diào)用lpm_rom元件實(shí)現(xiàn)。為了得到1 024個(gè)10位正弦波的半周期無(wú)符號(hào)幅值樣點(diǎn)數(shù)據(jù)，并生成相應(yīng)的存儲(chǔ)器初始化文件(*.mif文件)，需要把正弦波波形移至x軸上方后舉行采樣。采樣公式為：在quartus6.0軟件中對(duì)dds舉行波形仿真后，把仿真結(jié)果保存為含有時(shí)光和對(duì)應(yīng)樣點(diǎn)數(shù)據(jù)的*.tbl文件。然后在vc中，依據(jù)tbl文件的存儲(chǔ)格式，編程實(shí)現(xiàn)對(duì)時(shí)光和樣點(diǎn)數(shù)據(jù)的分別提取。盡管quartus6.0是一款非常優(yōu)秀的(elec-t

8、ronic design automation，設(shè)計(jì))開(kāi)發(fā)工具，但是其仿真結(jié)果直觀性差，有須要借助第三方工具來(lái)觀看驗(yàn)證仿真結(jié)果。而且可以利用第三方工具來(lái)仿真dac以及l(fā)pf。在本系統(tǒng)中，挑選了信號(hào)處理函數(shù)庫(kù)極其豐盛、可視性很強(qiáng)的開(kāi)發(fā)平臺(tái)labwindows/cvi 8.0。因?yàn)閝uartus6.0仿真生成的tbl文件中的仿真數(shù)據(jù)在時(shí)光上并不是等間隔的，因此在labwindows中舉行濾波處理之前，必需對(duì)仿真數(shù)據(jù)舉行等間隔采樣。等間隔采樣的辦法是“遞進(jìn)式查找法”，采樣原則是每個(gè)周期采樣512個(gè)點(diǎn)。4 仿真結(jié)果與分析在labwindows 8.0中用法他的高級(jí)信號(hào)分析庫(kù)中的五階切比雪夫函數(shù)對(duì)等間隔

9、采樣后的樣點(diǎn)數(shù)據(jù)舉行濾波，便可得到圖2(11.875 mhz的dds仿真，等間隔采樣以及濾波后的波形)、圖3(20 hz的dds仿真，等間隔采樣以及濾波后的波形)的仿真結(jié)果。由圖2、圖3中dds的仿真波形中存在大量的毛刺，這主要是因?yàn)槎辔坏牟ㄐ螖?shù)據(jù)傳輸?shù)絝pga的管腳時(shí)存在極小的時(shí)光誤差造成的，屬正?，F(xiàn)象。這可以通過(guò)后面的濾波電路消退，而圖中的濾波后的波形也非常抱負(fù)。圖2、圖3中的值只是歸一化的電壓。5 結(jié) 語(yǔ)文中具體描述了基于quartus6.0，vc 6.0和lab-windows/cvi 8.0混合仿真環(huán)境下設(shè)計(jì)并實(shí)現(xiàn)一個(gè)改進(jìn)的dds系統(tǒng)的辦法和過(guò)程，這個(gè)數(shù)字系統(tǒng)設(shè)計(jì)的特點(diǎn)就是設(shè)計(jì)徹低避開(kāi)了硬件平臺(tái)的限制，同時(shí)提升了系統(tǒng)硬件實(shí)現(xiàn)的勝利率。另外系統(tǒng)中盤(pán)旋相位累加器的引入把rom空間的開(kāi)銷(xiāo)降低50%，辨別率提升1倍。但是，因?yàn)閐ds內(nèi)