高速數(shù)模轉(zhuǎn)換器TQ6124的原理與應(yīng)用

1、高速數(shù)模轉(zhuǎn)換器tq6124的原理與應(yīng)用tq6124是一種高速高精度的數(shù)模轉(zhuǎn)換器芯片。它具有14位數(shù)據(jù)位并采納分段結(jié)構(gòu)將數(shù)據(jù)位分成最高4位、中間3位和最低7位。tq6124可對(duì)各段的數(shù)據(jù)采納不同的數(shù)模轉(zhuǎn)換辦法，其內(nèi)部集成有高精度的源和高精度，以保證數(shù)模轉(zhuǎn)換的精度。tq6124轉(zhuǎn)換速度可達(dá)到1gsas。該芯片設(shè)計(jì)靈便，用法便利，只需增強(qiáng)一、二塊和少量的外圍，即可構(gòu)成一個(gè)完整且性能很高的數(shù)模轉(zhuǎn)換器。2 tq6124的結(jié)構(gòu)特點(diǎn)及引腳功能2 1 tq6124的結(jié)構(gòu)tq6124主要由鎖存器、延時(shí)器、電流源、電流開關(guān)陣列、r2r電阻網(wǎng)絡(luò)等電路組成。圖1所示是其內(nèi)部結(jié)構(gòu)框圖。tq6124的主要特點(diǎn)如下：數(shù)模轉(zhuǎn)

2、換速率高達(dá)1gsas；具有14位數(shù)據(jù)位；具有1g的模擬信號(hào)帶寬；輸出可挺直作為的前端；時(shí)鐘和數(shù)字?jǐn)?shù)據(jù)為ecl電平；采納44腳qfp封裝。22 tq6124的引腳解釋圖2為tq6124的引腳羅列圖，各引腳的功能解釋如下（括號(hào)中的數(shù)字為引腳號(hào)）：vss（1、11、12、33、34、44）：數(shù)字電源輸入端，通常接5v。電源濾波的旁路應(yīng)盡可能逼近電源腳，并挺直銜接到地；vaa（21、23、24）：12v模擬電源輸入端；dgnd（6、7、8、28、29、37、40）：數(shù)字地；agnd（13、15、18、19）：模擬地；d13d0：數(shù)字信號(hào)輸入端，其中d13為數(shù)據(jù)最高位，d0為數(shù)據(jù)最低位；clk、nclk

3、（9、10）：差分時(shí)鐘輸入端；nv0、v0（16、17）：模擬信號(hào)輸出端，為差分信號(hào)；iref（14）：參考電流輸入端，挺直銜接到模擬地，是開關(guān)陣列的虛擬電流源；vsns（20）：推斷輸出端，芯片正常工作時(shí)有輸出，且vsnsvref；vref（21）：電壓基準(zhǔn)輸入端，普通設(shè)計(jì)為9v，當(dāng)vref9v時(shí)，輸出的模擬信號(hào)峰峰值為1v；midtrim（25）：調(diào)節(jié)中間數(shù)據(jù)位的電壓輸入端，以調(diào)節(jié)波形，可選；lsbtrim（26）：調(diào)節(jié)低位數(shù)據(jù)位的電壓輸入端，以調(diào)節(jié)波形，可選；eclref（27）：可選的ecl電平參考電壓輸入端，當(dāng)數(shù)字?jǐn)?shù)據(jù)和時(shí)鐘為ecl電平常，該腳懸空，芯片內(nèi)部可產(chǎn)生134v的電壓。3

4、tq6124的外圍電路設(shè)計(jì)tq6124用法靈便便利，只需一塊電壓基準(zhǔn)芯片和一塊運(yùn)算及少量的外圍電路即可（3所示）。這兩塊集成電路的主要用途是為數(shù)模轉(zhuǎn)換芯片提供參考電壓。在數(shù)模轉(zhuǎn)換器中，參考電壓的精度、穩(wěn)定性和顫動(dòng)對(duì)所產(chǎn)生的模擬信號(hào)的精度、穩(wěn)定性和顫動(dòng)有很大的影響。特殊是該芯片具有的14位的數(shù)據(jù)位對(duì)參考電壓的性能越發(fā)敏感。ad586為ad公司生產(chǎn)的電壓基準(zhǔn)芯片，它性能好，誤差峰峰值惟獨(dú)4v，可以滿足tq6124的14位精度的參考電壓要求。該電壓基準(zhǔn)（ad586）的輸出與芯片的反饋輸出vsense通過mc34071可構(gòu)成負(fù)反饋電路，以將vref穩(wěn)定在9v，因而可進(jìn)一步減小外部電源細(xì)微變幻對(duì)其所造成

5、的影響，從而保證輸出模擬信號(hào)的精度和穩(wěn)定性。4 應(yīng)用解釋雖然tq6124用法容易，對(duì)外部條件的要求也并不苛刻，而且調(diào)試便利。但在詳細(xì)設(shè)計(jì)電路時(shí)，尤其是在印刷電路板的布局布線上，一定要注重遵循一定的設(shè)計(jì)規(guī)章，否則其干擾可能會(huì)很大，嚴(yán)峻時(shí)會(huì)導(dǎo)致輸出的模擬信號(hào)質(zhì)量很差，且信噪比很低。因此，用法時(shí)應(yīng)注重以下幾個(gè)方面問題：（1）電源的去耦：普通在設(shè)計(jì)該電路時(shí)，模擬電源、數(shù)字電源、時(shí)鐘電源都要采納001f的電容來(lái)對(duì)各自的地舉行旁路去耦。去耦電容應(yīng)盡量逼近芯片電源的輸入端，最好采納表面貼裝元件以減小引線帶來(lái)的干擾，且電容和芯片應(yīng)在同一層面上，以削減寄生的和電容。（2）地的處理：模擬地、數(shù)字地和時(shí)鐘地應(yīng)分離銜

6、接，這樣有助于消退數(shù)據(jù)和時(shí)鐘間的干擾，并應(yīng)用法具有完整而自立的地平面的多層電路板，以保證高速信號(hào)的完整性。各地平面之間的阻抗應(yīng)盡可能小，兩兩之間的溝通和直流壓差應(yīng)低于03v。模擬地、時(shí)鐘地都應(yīng)與數(shù)字地在電源輸入端單點(diǎn)銜接，通?？刹杉{磁珠銜接或挺直銜接，以避開各地之間的干擾。（3）高速信號(hào)的端接：在高速數(shù)字系統(tǒng)中，傳輸線上阻抗不匹配會(huì)引起信號(hào)反射。減小和消退反射的辦法是按照傳輸線的特性阻抗在其發(fā)送端或接收端舉行終端阻抗匹配，從而使源反射系數(shù)或負(fù)載反射系數(shù)臨近于零。因此輸入的高速ecl時(shí)鐘和高速ecl數(shù)字信號(hào)在輸入芯片前一定要舉行端接，以減小反射。（4）散熱處理：因?yàn)閠q6124芯片的功耗較大，因此在設(shè)計(jì)電路時(shí)一定要加上散熱片，以保證芯片能夠正常工作。（5）高速數(shù)字信號(hào)線和時(shí)鐘線應(yīng)盡量遠(yuǎn)離模擬信號(hào)線，數(shù)字信號(hào)線的周圍應(yīng)布數(shù)字地，同樣模擬信號(hào)線周圍應(yīng)布模擬地，時(shí)鐘周圍布時(shí)鐘地，以此來(lái)避開各信號(hào)間的干擾。（6）全部的信號(hào)線都應(yīng)盡可能短，假如信號(hào)線太長(zhǎng)，則線間的串?dāng)_就可能會(huì)較大。此外，在芯片的應(yīng)用過程中，還需特