DRAM內(nèi)存原理

1、DRAM內(nèi)存原理1. 內(nèi)存基礎(chǔ)不管你信不信,RDRAM (Rambus、DDR SDRAM甚至是EDO RAM它們?cè)诒举|(zhì)上講是一樣的。RDRAM、DDR RAM、SDRAM、EDO RAM都屬于DRAM(Dynamic RAM,即動(dòng)態(tài)內(nèi)存。所有的DRAM基本單位都是由一個(gè)晶體管和一個(gè)電容器組成。請(qǐng)看下圖: 上圖只是DRAM一個(gè)基本單位的結(jié)構(gòu)示意圖:電容器的狀態(tài)決定了這個(gè)DRAM單位的邏輯狀態(tài)是1還是0,但是電容的被利用的這個(gè)特性也是它的缺點(diǎn)。一個(gè)電容器可以存儲(chǔ)一定量的電子或者是電荷。一個(gè)充電的電容器在數(shù)字電子中被認(rèn)為是邏輯上的1,而“空”的電容器則是0。電容器不能持久的保持儲(chǔ)存的電荷,所以內(nèi)存

2、需要不斷定時(shí)刷新,才能保持暫存的數(shù)據(jù)。電容器可以由電流來(lái)充電當(dāng)然這個(gè)電流是有一定限制的,否則會(huì)把電容擊穿。同時(shí)電容的充放電需要一定的時(shí)間,雖然對(duì)于內(nèi)存基本單位中的電容這個(gè)時(shí)間很短,只有大約0.2-0.18微秒,但是這個(gè)期間內(nèi)存是不能執(zhí)行存取操作的。DRAM制造商的一些資料中顯示,內(nèi)存至少要每64ms刷新一次,這也就意味著內(nèi)存有1%的時(shí)間要用來(lái)刷新。內(nèi)存的自動(dòng)刷新對(duì)于內(nèi)存廠商來(lái)說(shuō)不是一個(gè)難題,而關(guān)鍵在于當(dāng)對(duì)內(nèi)存單元進(jìn)行讀取操作時(shí)保持內(nèi)存的內(nèi)容不變所以DRAM單元每次讀取操作之后都要進(jìn)行刷新:執(zhí)行一次回寫(xiě)操作,因?yàn)樽x取操作也會(huì)破壞內(nèi)存中的電荷,也就是說(shuō)對(duì)于內(nèi)存中存儲(chǔ)的數(shù)據(jù)是具有破壞性的。所以內(nèi)存不

3、但要每64ms刷新一次,每次讀操作之后也要刷新一次。這樣就增加了存取操作的周期,當(dāng)然潛伏期也就越長(zhǎng)。SRAM,靜態(tài)(StaticRAM不存在刷新的問(wèn)題,一個(gè)SRAM基本單元包括4個(gè)晶體管和2個(gè)電阻。它不是通過(guò)利用電容充放電的特性來(lái)存儲(chǔ)數(shù)據(jù),而是利用設(shè)置晶體管的狀態(tài)來(lái)決定邏輯狀態(tài)同CPU中的邏輯狀態(tài)一樣。讀取操作對(duì)于SRAM不是破壞性的,所以SRAM不存在刷新的問(wèn)題。SRAM不但可以運(yùn)行在比DRAM高的時(shí)鐘頻率上,而且潛伏期比DRAM短的多。SRAM僅僅需要2到3個(gè)時(shí)鐘周期就能從CPU緩存調(diào)入需要的數(shù)據(jù),而DRAM卻需要3到9個(gè)時(shí)鐘周期(這里我們忽略了信號(hào)在CPU、芯片組和內(nèi)存控制電路之間傳輸?shù)?/p>

4、時(shí)間。前面也提到了,SRAM需要的晶體管的數(shù)目是DRAM 的4倍,也就是說(shuō)成本比DRAM高至少是4倍,在目前的售價(jià)SRAM每M價(jià)格大約是DRAM的8倍,是RAMBUS內(nèi)存的2到3倍。不過(guò)它的極短的潛伏期和高速的時(shí)鐘頻率卻的確可以帶來(lái)更高的帶寬。結(jié)構(gòu)和功能(SDRAM內(nèi)存最基本的單位是內(nèi)存“細(xì)胞”也就是我們前面展示給大家DRAM 基本單元示意圖所示的部分,下面我們對(duì)這個(gè)部分通稱為DRAM基本單元。每個(gè)DRAM基本單元代表一個(gè)“位”Bit(也就是一個(gè)比特,并且有一個(gè)由列地址和行地址定義的唯一地址。8個(gè)比特組成一個(gè)字節(jié),它可代表256種組合(即2的八次冪,字節(jié)是內(nèi)存中最小的可尋址單元。DRAM基本單

5、元不能被單獨(dú)尋址否則現(xiàn)在的內(nèi)存將會(huì)更加復(fù)雜,而且也沒(méi)有必要。很多DRAM基本單元連接到同一個(gè)列線(Row line和同一個(gè)行線(Column line,組成了一個(gè)矩陣結(jié)構(gòu),這個(gè)矩陣結(jié)構(gòu)就是一個(gè)Bank。大部分的SDRAM芯片由4個(gè)Bank組成,而SDRAM DIMM (Dual Inline Memory Module雙列直插式可能由8或者16個(gè)芯片組成。SDRAM DIMM有14條地址線和64 bit數(shù)據(jù)線(如果一個(gè)DIMM內(nèi)存使用8bit SDRAM芯片,那么你應(yīng)該在內(nèi)存條上看到8個(gè)芯片,當(dāng)然有的DIMM 使用4 bit SDRAM芯片,那么你將會(huì)在內(nèi)存條上看到16片。 以下是對(duì)插圖的注釋

6、:Row Address Buffer:行地址緩沖Column Address Buffer:列地址緩沖Row DECODER:行解碼器Column DECODER:列解碼器Memory Array:內(nèi)存陣SENSE AMP:傳感放大器由上圖可見(jiàn)一個(gè)Bank由內(nèi)存陣列、sense amp、一個(gè)行解碼器、一個(gè)列解碼器組成。如果要理解內(nèi)存Bank內(nèi)部工作狀況,讓我們看看當(dāng)緩存沒(méi)有命中后CPU從系統(tǒng)主內(nèi)存中調(diào)用數(shù)據(jù)的情況。 CPU需要依次讀取一個(gè)32字節(jié)的數(shù)據(jù),首先向芯片組發(fā)出請(qǐng)求這通常需要一個(gè)時(shí)鐘周期芯片組將通過(guò)14條列地址線發(fā)送一個(gè)行地址,也就是這個(gè)行地址被發(fā)送到DIMM所有的芯片上。擁有相同行

7、地址的行被成為一個(gè)頁(yè)面。換句話說(shuō),當(dāng)芯片組向DIMM發(fā)送行地址后,就在打開(kāi)了DIMM上一個(gè)頁(yè)面。每一個(gè)內(nèi)存bank都有一個(gè)傳感放大器(sense ampplifier,用來(lái)放大從基本單元讀出(或者寫(xiě)入內(nèi)容時(shí)電荷。傳感放大器根據(jù)從芯片組發(fā)送來(lái)的行地址讀出相應(yīng)的數(shù)據(jù),這個(gè)讀出過(guò)程需要一定的時(shí)間這就是RAS到CAS的延遲,簡(jiǎn)稱TRCD。不同質(zhì)量的SDRAM的TRCD需要2或者3個(gè)周期。現(xiàn)在我們已經(jīng)有了正確的行地址,不過(guò)還不知道確切的到那個(gè)基本單元去獲得信息。CAS延遲時(shí)間就是內(nèi)存用于取得正確的列地址所需要的時(shí)間。CAS 延遲時(shí)間一般時(shí)2或者3個(gè)時(shí)鐘周期。然后內(nèi)存基本單元就把信號(hào)發(fā)送到DIMM的輸出緩

8、存,這樣芯片組就可以讀取它們了?，F(xiàn)在我們有了前8個(gè)字節(jié)的內(nèi)容,以及在傳感放大器中有了正確的行地址,等到下面的24個(gè)字節(jié)的過(guò)程就簡(jiǎn)單了。這時(shí)就由內(nèi)部計(jì)數(shù)器負(fù)責(zé)把下一個(gè)列地址的內(nèi)存基本單元的內(nèi)容發(fā)送到DIMM的輸出緩存當(dāng)中。這樣每個(gè)時(shí)鐘周期都有8個(gè)字節(jié)傳送到輸出緩存中,這種模式就叫做“突發(fā)模式”。可見(jiàn),主內(nèi)存的延遲時(shí)間(也就是所謂的潛伏期,從FSB到DRAM等于下列時(shí)間的綜合:FSB同主板芯片組之間的延遲時(shí)間(+/- 1個(gè)時(shí)鐘周期- 1個(gè)時(shí)鐘周期芯片組同DRAM之間的延遲時(shí)間 (+/RAS到CAS延遲時(shí)間:RCD(2-3 個(gè)時(shí)鐘周期,用于決定正確的行地址 CAS延遲時(shí)間 (2-3 時(shí)鐘周期,用于決

9、定正確的列地址另外還需要1個(gè)時(shí)鐘周期來(lái)傳送數(shù)據(jù)數(shù)據(jù)從DRAM輸出緩存通過(guò)芯片組到CPU的延遲時(shí)間(+/- 2個(gè)時(shí)鐘周期可以看出,一個(gè)真正的PC100的SDRAM CAS=2的內(nèi)存取得最前八個(gè)字節(jié)的時(shí)間是9個(gè)時(shí)鐘周期,而另外24個(gè)字節(jié)只是需要3個(gè)時(shí)鐘周期,這樣PC100的SDRAM取得32個(gè)字節(jié)的數(shù)據(jù)只是需要12個(gè)時(shí)鐘周期。對(duì)于同樣的情況,也就是當(dāng)二級(jí)緩存未命中的時(shí)候,CPU從內(nèi)存取得數(shù)據(jù)所需要的延遲時(shí)間需要用如下方法計(jì)算:CPU倍頻×內(nèi)存延遲時(shí)間=CPU延遲時(shí)間。如果500MHZ(5×100MHz的CPU需要5×9個(gè)延遲周期。也就是說(shuō)如果二級(jí)緩存沒(méi)有命中,CPU需

10、要45個(gè)時(shí)鐘中期才能得到新的數(shù)據(jù)。通過(guò)以上的介紹,我們已經(jīng)理解的DRAM工作的基本原理,下面讓我們了解一下決定RAM技術(shù)速度的因素。還是延遲時(shí)間究竟是什么決定DRAM速度?SDRAM是多bank結(jié)構(gòu),芯片組可以保持一部分曾經(jīng)訪問(wèn)過(guò)的Bank的行地址,也就是說(shuō)保持一部分已經(jīng)被打開(kāi)的“頁(yè)面”。如果需要訪問(wèn)的數(shù)據(jù)在同一列中,那么芯片組不需要等待傳感器進(jìn)行變換這種情況就叫做頁(yè)面命中。這時(shí)RAS到CAS延遲時(shí)間就是0個(gè)時(shí)鐘周期,只需要經(jīng)過(guò)CAS延遲就能在內(nèi)存緩沖調(diào)入正確數(shù)據(jù)。所以,頁(yè)面命中就意味著我們只需要等待列地址的確立,就能得到需要的數(shù)據(jù)了。不過(guò)有的情況下,芯片組請(qǐng)求的內(nèi)存頁(yè)面不是處于打開(kāi)的狀態(tài),這

11、就叫做頁(yè)面失效。在這種情況下,RAS到CAS延遲時(shí)間將是2或者3時(shí)鐘周期(根據(jù)內(nèi)存的品質(zhì)不同而不同。這種情況就是前面我們討論過(guò)的情形。如果芯片組已經(jīng)保持了某一個(gè)Bank的某一個(gè)行地址,也就是在某一個(gè)bank已經(jīng)打開(kāi)了一個(gè)頁(yè)面,而請(qǐng)求的數(shù)據(jù)是位于同一個(gè)bank的不同行地址的數(shù)據(jù),這種情況是最糟糕的。這樣就意味著傳感放大器需要首先回寫(xiě)舊的行地址,然后再轉(zhuǎn)換新的行地址?；貙?xiě)舊的行地址所占用的時(shí)間叫做“預(yù)轉(zhuǎn)換時(shí)間”(Precharge time,當(dāng)遇到這種情況時(shí),是最壞的情況。帶寬問(wèn)題要理解延遲時(shí)間和帶寬之間的聯(lián)系,我們以PC100 SDRAM-222為例來(lái)說(shuō)明。第一個(gè)2代表CAS延遲時(shí)間是2個(gè)時(shí)鐘周

12、期,第二個(gè)2表示RAS到CAS 延遲時(shí)間,第三個(gè)2代表預(yù)轉(zhuǎn)換時(shí)間。我們假設(shè)不同類型的延遲。在這個(gè)例子中我們假設(shè)發(fā)生了緩存頁(yè)面失效,CPU等待調(diào)入新的需要的數(shù)據(jù)。也就是,我們要研究從讀取內(nèi)存到填充緩存的這一個(gè)過(guò)程。回寫(xiě)內(nèi)存的過(guò)程很簡(jiǎn)單。寫(xiě)入的數(shù)據(jù)可以首先調(diào)入緩存待用。舉例來(lái)說(shuō),KX-133芯片組具有4條從CPU到DRAM 寫(xiě)緩存的數(shù)據(jù)通道。具有高速前端總線(FSB=200MHz和寫(xiě)緩存,CPU可以從芯片組的緩存中持續(xù)不斷的得到信息,從而得以不間斷的工作。芯片組只要在內(nèi)存總線未飽和的情況下,專心緩存同主內(nèi)存之間的數(shù)據(jù)傳輸就可以了。下面讓我們看一看表一,這里列出了所有情況下的延遲時(shí)間。第三列顯示的是

13、當(dāng)?shù)谝涣忻枋龅那闆r發(fā)生時(shí)所需要的延遲時(shí)間。比如,當(dāng)出現(xiàn)“正?！表?yè)面失效時(shí),需要兩個(gè)時(shí)鐘周期尋找行地址(簡(jiǎn)稱RCD,再需要兩個(gè)時(shí)鐘周期找到相應(yīng)的列地址(稱為CAS延遲時(shí)間或者CL。在第四列,你會(huì)發(fā)現(xiàn)我們把前一列的結(jié)果都加了5個(gè)時(shí)鐘周期=2個(gè)時(shí)鐘周期(地址從CPU傳到芯片組再到DIMM需要2個(gè)時(shí)鐘周期+1個(gè)時(shí)鐘周期(數(shù)據(jù)傳輸?shù)捷敵鼍彺嫘枰?個(gè)時(shí)鐘周期+2個(gè)時(shí)鐘周期(數(shù)據(jù)返回到CPU 需要2個(gè)時(shí)鐘周期。 最后一列顯示的是延遲時(shí)間和帶寬之間的關(guān)系。比如,當(dāng)頁(yè)面命中的情況下,CAS=2的內(nèi)存芯片可以在10個(gè)周期內(nèi)提供32字節(jié)的數(shù)據(jù),而內(nèi)存時(shí)鐘是100MHz(記住我們前面說(shuō)過(guò)假設(shè)是PC100 SDRAM,

14、很容易就能算出每秒可以傳輸320MB。由此可見(jiàn):延遲時(shí)間同帶寬的關(guān)系非常密切,特別對(duì)于經(jīng)常從緩存中調(diào)入數(shù)據(jù)的PC系統(tǒng)而言更是這樣。從上面的例子你會(huì)發(fā)現(xiàn),即使是真正的PC100 SDRAM (222在最好的情況下(100%的頁(yè)面命中率,它的帶寬也不過(guò)達(dá)到最高理論帶寬800 MB/s的40%。對(duì)于PC133 SDRAM內(nèi)存情況是怎么樣的?表二列出的是PC133 CAS2、PC133 Cas3、PC100 CAS2情況下的帶寬。 可以看出,PC133 CAS3完成任務(wù)比PC100 CAS2 還慢一個(gè)時(shí)鐘周期,所以對(duì)于某些訪問(wèn)內(nèi)存操作比較少的程序(也就是在沒(méi)有超越PC 100 CAS2實(shí)際帶寬上限的內(nèi)

15、存,配備PC100 CAS2同配備PC133 CAS2的系統(tǒng)表現(xiàn)是一樣的。對(duì)于具有512 KB二級(jí)緩存的Athlon來(lái)說(shuō),配備PC133和PC100所表現(xiàn)出來(lái)的差異不大。而對(duì)于Duron,當(dāng)訪問(wèn)內(nèi)存的操作增多時(shí),高帶寬的PC133 CAS3將會(huì)顯示出明顯的優(yōu)勢(shì)。我們?cè)?jīng)做過(guò)這方面的測(cè)試,對(duì)此進(jìn)行過(guò)驗(yàn)證,因?yàn)楸疚氖腔緦儆诶碚撔缘臇|西,所以就不進(jìn)一步列舉數(shù)據(jù)了。芯片組的同步內(nèi)存和異步內(nèi)存技術(shù)現(xiàn)在你已經(jīng)掌握了內(nèi)存的基本知識(shí),所以你應(yīng)該能理解下面講述的為什么BX芯片組的主板超頻到133 MHz性能會(huì)比別的比如VIA Apollo 133等芯片組好;為什么133外頻的KX133并不比100外頻的AMD

16、750芯片組有明顯的性能提高。因?yàn)锽X/AMD750芯片組運(yùn)行在同系統(tǒng)FSB同樣的時(shí)鐘頻率下,而VIA芯片組是異步的，因?yàn)樗梢灾С?PC66、PC100、PC133 SDRAM。我們來(lái)比較 一下超頻在 133MHz 外頻的 BX 芯片組、工作在異步內(nèi)存模式下的 VIA Apollo Pro133A 芯片組、以及工作在標(biāo)準(zhǔn) 100 外頻的 BX 芯片組配備不同類型 SDRAM 的情況。如果內(nèi)存工作在異步模式下，那么整個(gè)系統(tǒng)延遲時(shí)間應(yīng)該至少增加一個(gè) 時(shí)鐘周期。133 MHz 系統(tǒng)的一個(gè)時(shí)鐘周期是 7.5 ns,而 100 MHz 系統(tǒng)的時(shí)鐘周期 是 10 ns,所以工作在異步內(nèi)存方式的下的 13

17、3MHz 系統(tǒng)需要一種緩存，因?yàn)楫?dāng)周 期為 7.5 ns 的時(shí)鐘周期結(jié)束時(shí)， 周期為 10 ns 的時(shí)鐘周期還沒(méi)有結(jié)束， 請(qǐng)看下圖。 133 MHz 異步內(nèi)存系統(tǒng)比 133 MHzBX 同步提供獲得第一個(gè)字節(jié)的延遲時(shí)間 多用了 15%，而且?guī)捝倭?10%。如果同步過(guò)程需要更多的時(shí)鐘周期，BX 的優(yōu) 勢(shì)會(huì)更加明顯。當(dāng)配備 133MHz CAS2 SDRAM 內(nèi)存的異步系統(tǒng)需要兩個(gè)額外時(shí) 鐘周期時(shí)，性能上會(huì)連 PC100 MHz 的系統(tǒng)也比不上了。所以當(dāng)你升級(jí)了主板以 后發(fā)現(xiàn)系統(tǒng)性能并沒(méi)有多大提高反而有下降的時(shí)候，別怪罪芯片組，因?yàn)槟愕腻X 買到的是更大的兼容性，而不一定是速度。 結(jié)論 現(xiàn)在的 CPU 大都運(yùn)行再 8 倍頻甚至更高倍頻上，具有了速度更快的但是容 量更小的二