PCI2.1局部總線及其接口_圖文

1、PCI局部總線及其接口目 錄第一章 前言. 3 §1.1簡介 . 3 §1.2PCI 總線的主要特點 . 4 §1.2.1 PCI總線是一種局部總線 . 4 §1.2.2 PCI總線是一種獨立于處理器的同步總線 . 4 §1.2.3 高的傳輸速度 . 4 §1.2.4 具有熱插拔能力 . 4 §1.2.5 PCI總線是一種立足現(xiàn)在放眼未來的標準 . 5第二章 信號定義. 6 §2.1信號類型定義 . 6 §2.2引腳功能組 . 6 §2.2.1系統(tǒng)引腳 . 7 §2.2.2地址和數(shù)據(jù)引

2、腳 . 8 §2.2.3接口控制引腳 . 8 §2.2.4仲裁引腳(只對總線主控 . 9 §2.2.5錯誤返饋引腳(所有設(shè)備都要求有錯誤返饋引腳 . 9 §2.2.6中斷引腳 . 10 §2.2.7高速緩存(cache支持引腳(可選用 . 10 §2.2.864位總線擴充引腳(集體可選用 . 10 §2.2.9JTAG/邊緣掃描引腳(任選 . 11 第三章 總線命令. 12 §3.1命令編碼 . 12 §3.2命令使用規(guī)則 . 14第四章 PCI協(xié)議的主要內(nèi)容 . 15 §4.1操作規(guī)則:. 1

3、6 §4.1.1 何時信號穩(wěn)定:. 16 §4.1.2 控制信號:. 17 §4.1.3 閉鎖操作 . 19 §4.1.4 仲裁:. 20 §4.1.5 奇偶校驗:. 20 §4.2尋址 . 20 §4.3總線傳送 . 22 §4.3.1讀傳送 . 23 §4.3.2寫傳送 . 24 §4.3.3傳送終止 . 24 §4.4仲裁 . 29 §4.5仲裁放置(PARKING. 31 §4.6延遲 . 32 §4.6.1 PCI上的延遲 . 32§4

4、.6.2延遲指導(dǎo)原則 . 34 §4.7快速背對背傳送 . 35 §4.8閉鎖操作 . 37 §4.8.1 開始閉鎖操作 . 39 §4.8.2 繼續(xù)閉鎖操作 . 40 §4.8.3 對鎖定操作進行非閉鎖操作 . 41 §4.8.4 完成閉鎖操作 . 41 §4.8.5 對 LOCK#和高速緩存器的連續(xù)回寫的支持 . 42 §4.8.6 完整的總線鎖定 . 43 §4.9PCI 協(xié)議對 C ACHE 的支持 . 43 §4.9.1 Cache的作用 . 43 §4.9.2 Cache的

5、組織和訪問 . 44 §4.9.3 PCI協(xié)議下 Cache 的狀態(tài) . 47 §4.9.4 Cache檢查狀態(tài)的轉(zhuǎn)換關(guān)系:. 48 §4.9.5 時序關(guān)系說明 . 49 §4.10其它總線鎖定 . 53 §4.10.1 設(shè)備選擇 . 53 §4.10.2 特殊周期 . 54 §4.10.3地址/數(shù)據(jù)分步 . 56 §4.10.4 中斷應(yīng)答 . 57 §4.10.5 錯誤功能 . 58 第五章 配置空間. 62 §5.1配置空間的組織 . 63 §5.2補充說明:. 68 §

6、5.3擴展 ROM 的組織 . 69 §5.4I NTEL X86,PC-AT 兼容的擴展 ROMS 的進一步說明 . 72 §5.5配置周期操作:. 74 §5.6配置機制 . 76 §5.6.1 配置機制 1#. 76 §5.6.2 配置機制 2#. 77 §5.7PCI BIOS 對配置空間的支持:. 79第一章 前言§1.1 簡介微機總線是一些公共信號線的集合。機器內(nèi)部各芯片之間,各插件 板、各功能部件之間,微機與外部設(shè)備之間,大都通過某種總線傳遞和 交換信息。PCI(Peripheral Component Int

7、erconnect總線是一種同步的、獨 立于處理器的、32位或 64位局部總線,其目的是在高集成度的外設(shè)控 制器件、擴展板(add-in board、和處理器/存儲器系統(tǒng)之間提供一種 內(nèi)部連接機制。圖 1.1是一個典型 PCI 系統(tǒng)框圖。 圖 1.1 PCI系統(tǒng)框圖在圖 1.1中,處理器/高速緩存/存儲器子系統(tǒng)通過橋路與 PCI 總線 相連接,該橋路提供一條低時間延遲的通道,通過它,處理器能直接操 作任何映射到存儲器或 I/O空間的設(shè)備,它也提供一條高帶寬通道,使 PCI 總線主控能直接操作主存儲器。該橋路可以選擇包括以下功能:數(shù) 據(jù)緩存/停駐和 PCI 核心功能(即仲裁。§1.2

8、PCI總線的主要特點§1.2.1 PCI總線是一種局部總線局部總線就是 CPU 總線或稱芯片總線,它將 CPU 芯片、存儲器、外 圍接口器件等連接在一起,構(gòu)成主系統(tǒng)板或某種 CPU 插件板,為主系統(tǒng) 的各器件之間提供標準的信息接口及高速信息通道,并為 Cache、主存 分系統(tǒng)和有關(guān)高速控制卡等服務(wù)。正是由于它將外部設(shè)備直接掛接到 CPU 而不是通過 ISA 或 EISA 總線,大大提高了系統(tǒng)的性能。§1.2.2 PCI總線是一種獨立于處理器的同步總線PCI總線不受處理器類型的限制,任何設(shè)備只要其接口滿足 PCI 總 線規(guī)范,便可進行互連。通過橋路緩沖,獨立于處理器的 PCI

9、 總線可與 處理器/存儲器子系統(tǒng)同時工作。同時,它支持總線主控,將 DMA 功能 和總線主控能力混在一起,具有主控能力的設(shè)備都可以獲得總線控制 權(quán),進而對系統(tǒng)資源進行訪問。PCI 總線是一種同步總線,時鐘頻率為 033MHz,和微處理器工作頻率無關(guān),這是它區(qū)別于 AT 總線的重要標 志,也使其接口控制器的實現(xiàn)變得復(fù)雜。§1.2.3 高的傳輸速度PCI總線數(shù)據(jù)寬度為 32位,可擴展到 64位,最高工作頻率 33MHz, 峰值吞吐率在 32位時為 132Mb/s, 64位時為 264Mb/s。 它支持快速背對 背傳輸、猝發(fā)傳輸及 Cache 操作,具有主控能力的設(shè)備可以直接對主存 進行操

10、作。從而大大提高了總線的數(shù)據(jù)吞吐量,為外設(shè)的高速工作提供 了保證。§1.2.4 具有熱插拔能力PCI總線規(guī)范規(guī)定了配置空間,配置空間定義了該設(shè)備的特征、功能、傳輸能力、中斷需求、及所需要的存儲器空間和 I/O空間。POST 程 序會根據(jù)設(shè)備的要求自動為其分配存儲器空間、I/O空間。因而,基于 PCI 總線的設(shè)備都具有即插即用(PNP-plug and play能力。§1.2.5 PCI總線是一種立足現(xiàn)在放眼未來的標準PCI總線提供了 32/64位數(shù)據(jù)線,滿足了相當長一段時間內(nèi)數(shù)據(jù)傳 輸?shù)囊? 它提供了 5V, 5V/3.3V, 3.3V 電源標準, 邁向綠色電腦標準。 此

11、外,獨立于處理器的特點,也為 PCI 打開了廣闊的應(yīng)用領(lǐng)域,包括桌 面電腦、筆記本電腦及服務(wù)器等各式機種。第二章 信號定義為處理數(shù)據(jù)、尋址、接口控制、仲裁及系統(tǒng)功能,PCI 接口要求作為 目標的設(shè)備至少有 47條引腳,作為總線主控的設(shè)備至少有 49條引腳, 圖 2.1為按功能分類的引腳,必要的引腳在左邊,任選的引腳在右邊。 信號的方向說明是針對總線主控/目標組合設(shè)備而言的。§2.1 信號類型定義in input(輸入是一種只用于輸入的標準信號。out output(輸出是一種標準的有效驅(qū)動器。t/s Tri-state(三態(tài)是一種雙向、三態(tài)輸入/輸出引腳,無效時是 高阻態(tài)。s/t/s

12、 Sustained Tri-state(持續(xù)三態(tài)是一種每次由且只由一個單元 擁有并驅(qū)動的低有效雙向、三態(tài)信號。o/d Open Drain(漏極開路允許多器件共享,可作線或。§2.2 引腳功能組在 PCI 協(xié)議中, 中央資源用來表示由主系統(tǒng)所支持的總線支持功能, 特別是 PCI 所用的橋路和標準芯片集,這些功能包括中央仲裁;在復(fù)位 期間驅(qū)動 REQ64#; 在系統(tǒng)配置操作時產(chǎn)生有效的 IDSEL 信號給每個設(shè)備; 反向解碼;提拉電阻或稱保持器。PCI 控制信號常常要求提拉電阻以保 這些信號包括:FRAME#, TRDY#, IRDY#, DEVSEL#, STOP#, PERR#,

13、 SERR#, 在用到時也包括 LOCK#, REQ64#,ACK64#。點到點及共享的 32位信號不要求提拉電阻,總線放 置保證它們穩(wěn)定。64位數(shù)據(jù)通道的擴展信號 AD63.32、C/BE7.4#和 PAR64在接 空輸入。在圖 2.1中, PCI 引腳定義按功能組組織。 在信號名之后的一個 “#” 標志說明該信號是低電平有效的,當無“#”標志時,信號是高電平有 效的。每條引腳上的信號類型跟在信號名之后。要求引腳 任選引腳 圖 2.1 PCI 引腳列表§2.2.1 系統(tǒng)引腳CLK- inPCI除 其它的 PCI CLK 信號的上升沿采樣。 CLK 最小頻率是直流(0Hz,最高可達

14、33Mhz。RST#- in異步復(fù)位, 用于使 PCI 確定的寄存器、 配置寄存器、 順序發(fā) 生器和信號置于一個固定的狀態(tài)。無論何時,在 RST#有效期間,所有 PCI 信號必須被驅(qū)動到它們的起始狀態(tài)。通常情況下,這意味這它們必AD、C/BE#和 PAR 信號在復(fù)位期間被浮空,中央設(shè)備可以在復(fù)位期間驅(qū) 動這些線,但是只能驅(qū)動到邏輯低它們不可以驅(qū)動到高。REQ64#在 復(fù)位結(jié)束時有意義。這些基本都是由中央設(shè)備驅(qū)動的。§2.2.2 地址和數(shù)據(jù)引腳一個 PCI 總線傳輸由一個地址段及相隨的一個或多個數(shù)據(jù)段組成。AD31.00- t/s 地址數(shù)據(jù)復(fù)用引腳。FRAME#開始變?yōu)橛行У哪莻€ 時鐘

15、周期為地址段。AD31.00包含有一個物理地址。對于配置空間和 存儲器空間,這是一個雙字地址,對于 I/O空間,這是一個字節(jié)地址。 在數(shù)據(jù)段, AD7.0包含最低字節(jié)數(shù)據(jù), 而 AD31.24包含最高字節(jié)數(shù) 據(jù)。C/BE3.0#- t/s 總線命令和字節(jié)允許復(fù)用引腳。 在地址段, C3.0上定義了總線命令。在數(shù)據(jù)段期間,BE3.0#用作字節(jié)允許,BE0#對 應(yīng)于最低字節(jié)而 BE3#對應(yīng)于最高字節(jié)。PAR- t/s AD31.00和 C/BE3.0#上 的 數(shù) 據(jù) 偶 校 驗 。 PAR 與 AD31.00有相同的時序, 但延遲一個時鐘, 在地址段后一個時鐘, PAR 穩(wěn)定并有效;對于數(shù)據(jù)段,在

16、寫傳輸中,PAR 在 IRDY#有效后一個時鐘 穩(wěn)定并有效,而在讀傳輸中,PAR 在 TRDY#有效后一個時鐘穩(wěn)定并有效。 一旦 PAR 有效,它必須保持有效直到當前數(shù)據(jù)段完成后一個時鐘。在地 址段和寫數(shù)據(jù)段,總線主控驅(qū)動 PAR,在讀數(shù)據(jù)段,目標驅(qū)動 PAR。§2.2.3 接口控制引腳FRAME#- s/t/s 周期構(gòu)成(cycle Frame。由當前總線主控驅(qū)動,以 FRAME#有效, 當 FRAME#維持有效時, 說明總線傳輸繼續(xù)進行, 當 FRAME#是無效狀態(tài)時(高電平, 說明傳送的最后一個字節(jié)正在進行。IRDY#- s/t/s 啟動者準備好(Initiator Ready

17、。說明傳輸?shù)膯诱?完成當前數(shù)據(jù)傳輸?shù)哪芰?。在讀操作中,IRDY#有效說明總線主控已準 備好接收數(shù)據(jù)。在寫操作中,它說明 AD31.00上已有有效數(shù)據(jù)。在 IRDY#和 TRDY#都有效的時鐘期間完成數(shù)據(jù)傳輸。在 IRDY#和 TRDY#都有 效之前,需要插入等待狀態(tài)。TRDY#- s/t/s 目標準備好(Target Ready。說明傳輸?shù)哪繕送瓿僧?前數(shù)據(jù)傳輸?shù)哪芰?在寫操作中,TRDY#有效說明目標已準備好接收數(shù) 據(jù)。 在讀操作中, 它說明 AD31.00上已有有效數(shù)據(jù)。 在 IRDY#和 TRDY#都有效的時鐘期間完成數(shù)據(jù)傳輸。在 IRDY#和 TRDY#都有效之前,需插 入等待狀態(tài)。

18、STOP#- s/t/s 停止。說明當前的目標要求總線主控停止當前傳輸。LOCK#- s/t/s 鎖定信號。 說明一種需要多個傳輸完成的原子級操作。 當 LOCK#有效時,非獨占傳輸可以對當前非鎖定的地址進行。當只有一 個總線主控擁有 LOCK#時,不同的單元也可以使用 PCI 總線。對 LOCK#的控制必須由 LOCK#的擁有協(xié)議與 GNT#來完成。初始化設(shè)備選擇(Initialization Device Select。在配 置空間讀寫操作中,用作片選。地址解碼為當前操作的目標。作為輸入信號,DEVSEL#說明了總線上是 否有目標被選中。§2.2.4 仲裁引腳(只對總線主控REQ

19、#- t/s申請。向仲裁器說明該單元想使用總線。GNT#- t/s 允許。仲裁器向申請單元說明其對總線的操作已被允許。 §2.2.5 錯誤返饋引腳(所有設(shè)備都要求有錯誤返饋引腳PERR#- s/t/s 奇偶校驗錯誤(Parity Error。該引腳只用于返饋在 除特殊周期外的其它傳送過程中的數(shù)據(jù)奇偶校驗錯誤。PERR#維持三態(tài), 并在檢測到傳送數(shù)據(jù)中的奇偶錯誤后,在數(shù)據(jù)結(jié)束后兩個時鐘,由接收 數(shù)據(jù)的單元驅(qū)動 PERR#有效,并至少持續(xù)一個時鐘周期。只有發(fā)出 DEVSEL#的單元才能發(fā)出 PERR#。SERR#- o/d 系統(tǒng)錯誤。用于返饋地址奇偶錯誤、特殊周期命令中的數(shù) 據(jù)奇偶錯誤和

20、將引起重大事故的其它災(zāi)難性的系統(tǒng)錯誤。 如果一個單元 不想產(chǎn)生不可屏蔽中斷(NMI則可用 SERR#返饋給系統(tǒng)。支持 SERR#的單 元在采樣到 SERR#有效時。就向操作系統(tǒng)報告系統(tǒng)錯誤。§2.2.6 中斷引腳中斷引腳是“電平觸發(fā)”,低有效,用漏極開路輸出驅(qū)動器驅(qū)動, 與時鐘異步。PCI 為每一個單一功能設(shè)備定義一根中斷線。INTA#-o/d 中斷 A,用于單一功能設(shè)備請求一次中斷。INTB#-o/d 中斷 B,用于多功能設(shè)備請求一次中斷。INTC#-o/d 中斷 C,用于多功能設(shè)備請求一次中斷。INTD#-o/d 中斷 D,用于多功能設(shè)備請求一次中斷。多功能設(shè)備的任何一種功能都能

21、連到任何一條中斷線上。中斷引腳 寄存器決定該功能用哪一條中斷線去請求中斷。 如果一個設(shè)備只用了一 條中斷線, 則這條中斷線就被稱為 INTA#, 如果該設(shè)備用了兩條中斷線, 那么它們就被稱為 INTA#和 INTB#,依次類推。對于多功能設(shè)備,可以 是所有功能用一條中斷線,也可以是每種功能有自己的一條中斷線(最 多 4種功能,還可以是上述兩種情況的綜合。一個單功能設(shè)備不能用 一條以上的中斷線去請求中斷。系統(tǒng)商可以將 PCI 聯(lián)接器上任何組合方式將中斷線連接到中斷控制 器上,可以是線或方式,也可以是程序控制的電子開關(guān)切換方式,或是 別的任何組合方法。這意味著設(shè)備驅(qū)動器對共用中斷不能作任何假定。

22、所有設(shè)備驅(qū)動器必須能與任何別的邏輯設(shè)備共用中斷,包括同一多功能 封裝中不同設(shè)備之間的情況。§2.2.7 高速緩存(cache支持引腳(可選用一個能高速緩存的 PCI 存儲器必須利用這兩條高速緩存支持引腳作 為輸入,以支持寫通(write-through和回寫(write-back。如果可高 速緩存的存儲器是位于 PCI 上,則連接回寫高速緩存到 PCI 的橋路必須 利用兩條引腳,且作為輸出。連接寫通高速緩存的橋路可以只使用一條 引腳 SDONE。SBO#- in/out 監(jiān)視補償(Snoop Backoff。當其有效時,說明對某條 變化線的一次命中。當 SBO#無效而 SDONE 有

23、效時,說明了一次“干凈” 的監(jiān)視結(jié)果。SDONE- in/out 監(jiān)視進行(Snoop Done。表明對當前操作的監(jiān)視狀 態(tài)。 當其無效時, 說明監(jiān)視結(jié)果仍未定; 當有效時, 說明監(jiān)視已有結(jié)果。§2.2.8 64位總線擴充引腳(集體可選用AD63.32- t /s 地 址數(shù)據(jù)復(fù)用引腳提供 32個附加位。 在一個地址段(用DAC 指令且 REQ64#已有效,傳送 64位地址的高 32位;如無高 32位地 址,這些引腳就被保留,其上數(shù)據(jù)是穩(wěn)定的,但值是不確定的。在數(shù)據(jù) REQ64#和 ACK64#都有效時,傳送 64位數(shù)據(jù)中的高 32C/BE7.4# -t/s 總線命令和字節(jié)允許復(fù)用引腳

24、。在一個地址段 (用 DAC 指令且 REQ64#已有效,在 C/BE7.4上傳送有效總線命令; 否則, 這些引腳被保留且其值不定。 在數(shù)據(jù)段期間, 當 REQ64#和 ACK64#都有效時,C/BE7.4#是字節(jié)允許,說明那些字節(jié)通道上含有有意義 的數(shù)據(jù)。C/BE4#相應(yīng)于第四字節(jié)而 C/BE7#相應(yīng)于第七字節(jié)。REQ64#- /t/s 64位傳輸。 當其被當前總線主控有效地驅(qū)動時, 說明該總線主控想作 64FRAME#有相同的時序。在 復(fù)位結(jié)束后,若 REQ64#有效,該設(shè)備就已連到 64位通道上,否則,就 沒有。ACK64#- s/t/s 應(yīng) 答 64位傳送。 在當前操作所尋址的目標有效

25、驅(qū)動該 說明該目標能夠進行 64ACK64#和 DEVSEL#有相同的時 序。PAR64-t/s 高 雙字偶校驗。 是 AD63.32和 C/BE7.4#的偶校驗位。 當 REQ64#有效且 C/BE7.4#上有 DAC 命令時, 第一個地址段后一個時 鐘周期 P AR64有效。DAC 命令的第二地址段后的哪一個時鐘周期,PAR64也有效。對于數(shù)據(jù)段,當 REQ64#及 ACK64#均有效時,讀操作中,TRDY#有效后,PAR64是穩(wěn)定且有效的,寫操作中,IRDY#有效后,PAR64是穩(wěn) 定且有效的,一旦 PAR64有效,必須保持有效直到數(shù)據(jù)段完成后一個時 鐘(PAR64時序與 AD63.32

26、相同但延遲一個時鐘。 在地址段和寫數(shù)據(jù) 段,總線主控驅(qū)動 PAR64,在讀數(shù)據(jù)段,則由目標驅(qū)動 PAR64。在總線主控和目標之間,64位傳送是動態(tài)協(xié)調(diào)的(每個地址段一 次。而且,只有存儲器命令支持 64位傳送?？偩€主控使 REQ64#有效, 目標則通過使 ACK64#加以應(yīng)答。REQ64#和 ACK64#是外部上拉的,以保 證 64位和 32位單元混用。一旦 64位傳送建立,就一直保持到這次傳 送結(jié)束。§2.2.9 J TAG/邊緣掃描引腳(任選IEEE 標準 1149.1,測試存取口及邊緣掃描結(jié)構(gòu)(Test Access Port and Boundary scan Archite

27、cture。 在一個設(shè)備中包含測試存取口(TAP, 使得在測試該設(shè)備或裝有該設(shè)備的板時可以使用邊緣掃描。TAP 由 4至 5條引腳組成,它們用于和 PCI 設(shè)備中的 TAP 控制器作串行接口。 TCK- in 測試時鐘。在 TAP 操作期間記錄狀態(tài)信息和測試設(shè)備的輸入輸出數(shù)據(jù)。TDI- in 測試數(shù)據(jù)輸入。用來在 TAP 操作期間將測試數(shù)據(jù)和測試指令 串行移入設(shè)備中。TDO- out測試輸出。用來在 TAP 操作期間將測試數(shù)據(jù)和測試指令串行 移出設(shè)備中。TMS- in 測試模式選擇。用來控制設(shè)備中的 TAP 控制器的狀態(tài)。 TRST#-in測試復(fù)位。這個可選引腳給 TAP 控制器提供了一個異步

28、初始 化。PCI 規(guī)范支持帶有包含 1149.1邊緣掃描信號的聯(lián)接器的擴展板。擴 展板上的設(shè)備要連接到母板上的 1149.1環(huán)。為了不中斷設(shè)備間的串行 鏈碼,不支持 IEEE1149.1標準接口的擴展板在硬件上要將其 TDI 引腳 接到其 TDO 引腳上。第三章 總線命令§3.1 命令編碼表 3.1 PCI 總線命令C/BE3.0#總線命令0000 中斷應(yīng)答(interrupt Acknowledge命令是一個尋址系 統(tǒng)中斷控制器的隱性讀。在地址段,地址位邏輯上無關(guān)緊 要,字節(jié)允許說明返回矢量的大小。0001 特殊周期(Special Cycle命令提供一種簡單的、廣播 式的信息傳播

29、機制。0010 I/O讀命令用于從一個映射于 I/O地址空間的單元中 讀取數(shù)據(jù)。AD31.00提供某個字節(jié)的地址,全部 32位都 必須解碼。字節(jié)允許說明傳送的大小且必須與字節(jié)地址段 一致。0011 I/O寫命令用于寫數(shù)據(jù)到一個映射于 I/O地址空間的 單元中去。全部 32位都必須解碼。字節(jié)允許說明傳送的大小且必須與字節(jié)地址段一致。0100 0101 1000 1001 保留命令。 這些命令編碼留作將來使用。 PCI 目標不能 將保留編碼與其它編碼混同。目標不能對保留編碼作出應(yīng) 答。如果接口上用了保留編碼,操作時總線主控將用總線 主控失敗終止此操作。0110 存儲器讀命令用于從一個映射于存儲器地

30、址空間的單 元中讀取數(shù)據(jù)。只要目標保證預(yù)取沒有副作用,便可以用 該命令預(yù)取。進而,目標必須保證在 PCI 傳送完成之后, 保留在暫時緩沖區(qū)中的數(shù)據(jù)的一致性(包括順序。在任何0111 存儲器寫命令用于寫數(shù)據(jù)到一個映射于存儲器地址空 間的單元中去。當目標返回“準備好”時,它表明能正確 接收對象數(shù)據(jù)。實現(xiàn)這一點,或者以一種完全同步的方式 實現(xiàn)這條命令。 或者保證在任何同步事件(更新 I/O狀態(tài)寄 存器或存儲器標志通過這種操作通道之前, 任何軟件透明 中繼緩存器都被刷新。這表明總線主控在執(zhí)行這條命令之 后可立即處理同步事件。1010 配置讀命令用于配置空間的讀操作。當 IDSEL 信號有 效且 AD1

31、.0是 00時, 就選中了一個單元。 在配置周期的 地址段期間, AD7.2尋址每個設(shè)備配置空間 64個雙字寄 存器之一, 字節(jié)允許尋址每個雙字中的字節(jié), 且 AD31.11上的邏輯是不必關(guān)心的, AD10.8說明尋址多功能單元的 哪個設(shè)備。1011 配置寫命令用于傳送數(shù)據(jù)到配置空間。當 IDSEL 信號 有效且 AD1.0是 00時, 就選中了一個單元。 在配置周期 的地址段期間, AD7.2尋址每個設(shè)備配置空間 64個雙字 寄存器之一,字節(jié)允許尋址每個雙字中的字節(jié),且AD31.11上的邏輯是不必關(guān)心的, AD10.8說明尋址多 功能單元的哪個設(shè)備。1100 存儲器重復(fù)讀(memory Re

32、ad multiple命令除說明總 線主控在解除連接前打算讀取一條以上高速緩存線的數(shù)據(jù) 外,其它與存儲器讀命令相同。只要 FRAME#有效,存儲控 制器就將維持其流水線存儲器請求。該命令為大塊數(shù)據(jù)傳 送而設(shè)計的,此時,如果一個軟件透明緩沖器能用作暫時 存儲,超前順序讀取額外的一條高速緩存線上的數(shù)據(jù)可以提高存儲器系統(tǒng)的性能。1101 雙地址周期(DAC命令用于傳送 64位地址給支持 64位 尋址的設(shè)備。 只支持 32位尋址的目標把該命令當作保留對 待而對當前傳送不作任何反應(yīng)。續(xù)表 3.1 PCI 總線命令C/BE3.0#總線命令1110 高速緩存線存儲器讀(memory Read Line命令說

33、明總 線主控打算完成兩個以上的 32位數(shù)據(jù)段外, 其余與存儲器 讀類似。該命令為大塊數(shù)據(jù)傳送而設(shè)計。作為對傳送申請 的響應(yīng),一次讀取一條行緩存線范圍內(nèi)的所有數(shù)據(jù),而不 是單個存儲器讀周期,從而提高存儲器系統(tǒng)的性能。和存 儲器讀命令一樣,預(yù)取緩存器必須初始化為空。1111 高速緩存存儲器寫(Memory Write and Invalidate命 令除保證最小傳輸為一個完整的高速緩存線數(shù)據(jù)外,其余 與存儲器寫命令相同。 如果總線主控想在一次 PCI寫完被尋址的高速緩存線上的全部字節(jié),就可用該命令說 明。如果總線主控想將下一條高速緩存線也全部傳送完, 那么傳送就可以跨越高速緩存線邊界。該命令要求在

34、總線 主控中有一個配置寄存器說明高速緩存線的范圍,該命令 可以通過不要求有效回寫周期而將一條“臟”線初始化到§3.2 命令使用規(guī)則所有 PCI 設(shè)備對配置讀/寫命令而言,都是目標,都必須作出應(yīng)答, 對別的命令則有選擇余地。 I/O讀/寫命令是可選的, 命令執(zhí)行規(guī)則保證 I/O讀寫命令的執(zhí)行。有重定位功能或寄存器的目標要求,能通過配置 寄存器而映射到存儲器空間,并響應(yīng)基本的存儲器讀/寫命令,這就為 沒有 I/O空間的設(shè)備提供了一種選擇。當這種映射實現(xiàn)時,無論設(shè)備映 射到 I/O空間還是存儲器空間,命令執(zhí)行規(guī)則都由系統(tǒng)設(shè)計者來保證。 對一個被映射設(shè)備的存儲器讀和寫都構(gòu)成“存儲器映射 I/

35、O 口”?？偩€主控可以根據(jù)需要使用任選命令。目標也可根據(jù)需要而選用指 令,但如果它選用了基本存儲器命令,它就必須支持所有存儲器命令, 包括高速緩存存儲器寫命令, 高速緩存線存儲器讀命令和存儲器重復(fù)讀 命令。如果不能全部使用,這些性能已優(yōu)化的命令必須轉(zhuǎn)化為基本存儲 器命令。例如,一個目標可以不用高速緩存線存儲器讀命令,但它必須 接收這種申請并把它當成存儲器讀命令。同樣,一個目標可以不用高速 緩存存儲器寫命令,但它必須接收這種申請并把它當成存儲器寫命令。 對于進/出系統(tǒng)存儲器的塊數(shù)據(jù)傳輸, 對能支持高速緩存存儲器寫和 高速緩存線存儲器讀的總線主控,建議采樣這兩條命令。如果由于某些 原因,總線主控不

36、能使用性能已優(yōu)化的命令,那么就用存儲器讀和存儲 器寫命令。對于使用存儲器讀命令的總線主控,對所有命令都可作任意長度的 操作,但最優(yōu)方法如下所列。只有高速緩存存儲器寫命令要求實現(xiàn)高速 緩存線范圍寄存器,建議存儲器讀命令也用它。所有情況下,橋路保證 任何隱含數(shù)據(jù)的正確性。使用高速緩存線范圍寄存器時的最優(yōu)方法:存儲器讀命令:當猝發(fā)傳送少于半條高速緩存線數(shù)據(jù)時使用。 高速緩存線存儲器讀命令:當猝發(fā)傳送半條到三條高速緩存線數(shù)據(jù) 時使用。存儲器重復(fù)讀命令:當猝發(fā)傳送三條以上高速緩存線數(shù)據(jù)時使用。 未用高速緩存線范圍寄存器時的最優(yōu)方法:存儲器讀命令:當猝發(fā)傳送兩個或更少的數(shù)據(jù)時使用。高速緩存線存儲器讀命令:

37、當猝發(fā)傳送 3到 12個數(shù)據(jù)時使用。 存儲器重復(fù)讀命令:做長猝發(fā)時使用。第四章 PCI協(xié)議的主要內(nèi)容PCI 總線的基本傳送機制是猝發(fā)傳送。 一個猝發(fā)傳送由一個地址段和 一個或多個數(shù)據(jù)段組成。它要求目標和總線主控都必須能理解隱含尋 址,PCI 支持對存儲器和 I/O地址空間的猝發(fā)。主橋路在無副作用的情 況下可以將多個存儲器寫操作合并為一個猝發(fā)傳送。 設(shè)備通過設(shè)置基本 地址寄存器中的預(yù)取位來表明沒有副作用。橋路可以通過初始化期間配 置軟件提供的地址范圍來判斷哪里允許合并、哪里不允許。當接下來的是一個不可預(yù)取的讀或?qū)憰r,合并數(shù)據(jù)到緩存器必須停止(且緩存器被 刷新。如果在可預(yù)取范圍,跟在上述兩事件之后的寫傳送可以與后續(xù) 的寫合并,但不合并前面的數(shù)據(jù)。主橋路通常可以將處理器產(chǎn)生的連續(xù)雙字按原順序組合到一個猝發(fā) 傳送中,例如,當處理器寫的順序是雙字 0、雙字 2、雙字 3時,橋路 可以產(chǎn)生一次猝發(fā)傳送。該 PCI 猝發(fā)順序可以是雙字 0、雙字 1(無字節(jié) 允許、雙字 2、雙字 3。組合任何時候都使得后一個雙字的地址比前一 個雙字的地址更有意義。當讀猝發(fā)對被尋址的目標無副作用時,橋路可 以將處理器的單個存儲器讀請求轉(zhuǎn)換為讀猝發(fā)。因為從處理器中發(fā)出的 I/O操作不能被組合,所以這種操作將按正 常情況只有一個數(shù)據(jù)段。 目前尚沒有已知處理