基于FPGA的級聯(lián)編譯碼模塊在936C圖像傳輸系統(tǒng)的應(yīng)用

1、基于FPGA的級聯(lián)編譯碼模塊在936C圖像傳輸系統(tǒng)的應(yīng)用    英文題名 The Application of Cascaded Encoding and Decoding Module Based on FPGA in 936C Image Transmission System  關(guān)鍵詞 圖像壓縮; RS碼; 分組交織; 卷積碼; FPGA; 英文關(guān)鍵詞 Image Compression; RS codes; packet interleaving; convolution codes; FPGA; 中文摘要 隨著數(shù)字多媒體技術(shù)的飛速發(fā)展

2、,人們對視頻圖像傳輸?shù)馁|(zhì)量和實時性提出了更高的要求。由于傳輸信道特性的不理想及噪聲的存在,使接收到的信號不可避免地會出現(xiàn)差錯,從而導(dǎo)致圖像質(zhì)量的下降。為此必須采用信道編碼的方式來提高信息傳輸?shù)目煽啃浴?為進(jìn)一步改善936C視頻圖像傳輸系統(tǒng)的性能,本文提出了級聯(lián)碼結(jié)合交織技術(shù)的糾錯方案,即將RS碼,分組交織,卷積碼三種編譯碼技術(shù)相融合以實現(xiàn)糾錯。本文主要工作及貢獻(xiàn)如下: 1、將數(shù)字?jǐn)z像頭采集的動態(tài)視頻圖像,使用Z228圖像處理芯片進(jìn)行MPEG4壓縮編碼,完成了圖像壓縮和回放的硬件電路設(shè)計; 2、闡述了RS碼,分組交織,卷積碼的編解碼的原理,給出了整個信道編解碼模塊的設(shè)計方案,并利用Xilinx公

3、司FPGA芯片XC3S2000研制了實時的信道編解碼器。 3、在編譯碼模塊設(shè)計中,通過設(shè)置一個接收緩沖區(qū),解決了編碼器的碼率不匹配問題;在RS解碼算法的實現(xiàn)中,引入了流水線機制,提高了譯碼的效率; 4、在Viterbi譯碼器設(shè)計中,采用新的ACS設(shè)計方法,避免了分支度量值的溢出,節(jié)省了硬件資源的消耗;譯碼輸出單元則采用改進(jìn)的回溯方法,使用四塊RAM同時進(jìn). 英文摘要 With the rapid development of digital multimedia technology, more requirements of high quality and real-time of vid

4、eo images are needed  摘要 4-5 ABSTRACT 5-6 圖目錄 10-13 注釋表 13-14 第一章 緒論 14-20     1.1 數(shù)字通信系統(tǒng) 14-17         1.1.1 數(shù)字通信系統(tǒng)模型 14-15         1.1.2 課題研究背景 15-17     1.2 糾錯碼技術(shù)的發(fā)展 17     1.3

5、可編程邏輯器件的發(fā)展 17-18     1.4 論文的研究內(nèi)容以及結(jié)構(gòu)安排 18-20 第二章 基于ARM 的圖像處理模塊的硬件實現(xiàn) 20-27     2.1 基于ARM 的圖像處理電路的硬件平臺設(shè)計 20-24         2.1.1 ARM 的功能和結(jié)構(gòu) 20-21         2.1.2 936C 實時圖像處理電路的硬件實現(xiàn) 21-24     2.

6、2 MPEG4 視頻編碼技術(shù)特點 24     2.3 圖像壓縮解壓縮，傳輸及回放的流程 24-26         2.3.1 圖像壓縮與解壓縮器的結(jié)構(gòu)和工作流程 24-25         2.3.2 圖像壓縮與解壓縮數(shù)據(jù)的傳輸和回放 25-26     2.4 本章小結(jié) 26-27 第三章 外碼RS 碼編譯碼的原理與硬件實現(xiàn) 27-48     3.1 糾錯碼的

7、基本概念 27-28     3.2 RS 碼的編譯碼原理 28-32         3.2.1 RS 碼的編碼原理 28         3.2.2 RS 碼的譯碼原理 28-32     3.3 RS 碼編譯碼器的硬件實現(xiàn) 32-41         3.3.1 RS 碼的編碼器的硬件實現(xiàn) 32-34  

8、0;      3.3.2 RS 碼的譯碼器的硬件實現(xiàn) 34-41     3.4 RS 碼編譯碼器的仿真測試 41-45         3.4.1 編碼器的測試和仿真結(jié)果 41-43         3.4.2 譯碼器的測試和仿真結(jié)果 43-45     3.5 RS 碼譯碼器的性能分析 45-47    

9、0;    3.5.1 譯碼器的流水線分析 45-46         3.5.2 譯碼器的資源利用率和時序分析 46-47     3.6 本章小結(jié) 47-48 第四章 交織器與去交織原理和硬件實現(xiàn) 48-53     4.1 交織器的算法研究 48-49     4.2 交織器的FPGA 硬件實現(xiàn) 49-50     4.3 交織器與去交織器的仿真測試與性能分析 50-51

10、         4.3.1 交織器與去交織器的仿真測試 50-51         4.3.2 交織器與去交織器的性能分析 51     4.4 本章小結(jié) 51-53 第五章 內(nèi)碼卷積碼的編譯碼原理與硬件實現(xiàn) 53-69     5.1 卷積碼的基本概念 53-56     5.2 卷積碼的編譯碼原理 56-58     5.3 卷積碼

11、的編譯碼器的設(shè)計實現(xiàn) 58-63         5.3.1 卷積碼編碼器的硬件實現(xiàn) 58         5.3.2 卷積碼譯碼器的硬件實現(xiàn) 58-63     5.4 卷積碼的編譯碼器的仿真測試 63-67         5.4.1 卷積碼編碼器的仿真測試 63-64        

12、 5.4.2 卷積碼譯碼器子模塊的仿真測試 64-66         5.4.3 卷積碼譯碼器的整體仿真測試 66-67     5.5 卷積碼譯碼器的性能分析 67-68     5.6 本章小結(jié) 68-69 第六章 信道編解碼器在936C 實時圖像傳輸系統(tǒng)中的應(yīng)用 69-86     6.1 級聯(lián)編譯碼器的連接 69-74         6.1.1 級聯(lián)編碼器

13、的連接 69-73         6.1.2 級聯(lián)解碼器的連接 73-74     6.2 信道級聯(lián)編解碼器的性能分析 74-75         6.2.1 信道級聯(lián)編碼器的性能分析 74-75         6.2.2 信道級聯(lián)解碼器的性能分析 75     6.3 信道編解碼器的硬件設(shè)計 75-82  

14、60;      6.3.1 FPGA 的結(jié)構(gòu)和器件選型 75-77         6.3.2 FPGA 的設(shè)計 77-78         6.3.3 實現(xiàn)信道編解碼器的FPGA 硬件電路設(shè)計 78-82     6.4 圖像傳輸系統(tǒng)的基帶處理平臺的測試 82-85         6.4.1 圖像傳輸系

15、統(tǒng)的基帶處理平臺的測試系統(tǒng) 82         6.4.2 圖像傳輸系統(tǒng)的基帶處理平臺的測試結(jié)果 82-85     6.5 本章小結(jié) 85-86 第七章 總結(jié)和展望 86-88 參考文獻(xiàn) 88-90         3.5.2 譯碼器的資源利用率和時序分析 46-47     3.6 本章小結(jié) 47-48 第四章 交織器與去交織原理和硬件實現(xiàn) 48-53    

16、4.1 交織器的算法研究 48-49     4.2 交織器的FPGA 硬件實現(xiàn) 49-50     4.3 交織器與去交織器的仿真測試與性能分析 50-51         4.3.1 交織器與去交織器的仿真測試 50-51         4.3.2 交織器與去交織器的性能分析 51     4.4 本章小結(jié) 51-53 第五章 內(nèi)碼卷積碼的編譯碼原理與硬件實現(xiàn)

17、53-69     5.1 卷積碼的基本概念 53-56     5.2 卷積碼的編譯碼原理 56-58     5.3 卷積碼的編譯碼器的設(shè)計實現(xiàn) 58-63         5.3.1 卷積碼編碼器的硬件實現(xiàn) 58         5.3.2 卷積碼譯碼器的硬件實現(xiàn) 58-63     5.4 卷積碼的編譯碼器的仿真測試 63-67

18、        5.4.1 卷積碼編碼器的仿真測試 63-64         5.4.2 卷積碼譯碼器子模塊的仿真測試 64-66         5.4.3 卷積碼譯碼器的整體仿真測試 66-67     5.5 卷積碼譯碼器的性能分析 67-68     5.6 本章小結(jié) 68-69 第六章 信道編解碼器在936C 實時圖

19、像傳輸系統(tǒng)中的應(yīng)用 69-86     6.1 級聯(lián)編譯碼器的連接 69-74         6.1.1 級聯(lián)編碼器的連接 69-73         6.1.2 級聯(lián)解碼器的連接 73-74     6.2 信道級聯(lián)編解碼器的性能分析 74-75         6.2.1 信道級聯(lián)編碼器的性能分析 74-75  

20、       6.2.2 信道級聯(lián)解碼器的性能分析 75     6.3 信道編解碼器的硬件設(shè)計 75-82         6.3.1 FPGA 的結(jié)構(gòu)和器件選型 75-77         6.3.2 FPGA 的設(shè)計 77-78         6.3.3 實現(xiàn)信道編解碼器的FPGA 硬件電路

21、設(shè)計 78-82     6.4 圖像傳輸系統(tǒng)的基帶處理平臺的測試 82-85         6.4.1 圖像傳輸系統(tǒng)的基帶處理平臺的測試系統(tǒng) 82         6.4.2 圖像傳輸系統(tǒng)的基帶處理平臺的測試結(jié)果 82-85     6.5 本章小結(jié) 85-86 第七章 總結(jié)和展望 86-88 參考文獻(xiàn) 88-90       

22、60; 3.5.2 譯碼器的資源利用率和時序分析 46-47     3.6 本章小結(jié) 47-48 第四章 交織器與去交織原理和硬件實現(xiàn) 48-53     4.1 交織器的算法研究 48-49     4.2 交織器的FPGA 硬件實現(xiàn) 49-50     4.3 交織器與去交織器的仿真測試與性能分析 50-51         4.3.1 交織器與去交織器的仿真測試 50-51   

23、      4.3.2 交織器與去交織器的性能分析 51     4.4 本章小結(jié) 51-53 第五章 內(nèi)碼卷積碼的編譯碼原理與硬件實現(xiàn) 53-69     5.1 卷積碼的基本概念 53-56     5.2 卷積碼的編譯碼原理 56-58     5.3 卷積碼的編譯碼器的設(shè)計實現(xiàn) 58-63         5.3.1 卷積碼編碼器的硬件實現(xiàn) 58 &

24、#160;       5.3.2 卷積碼譯碼器的硬件實現(xiàn) 58-63     5.4 卷積碼的編譯碼器的仿真測試 63-67         5.4.1 卷積碼編碼器的仿真測試 63-64         5.4.2 卷積碼譯碼器子模塊的仿真測試 64-66         5.4.3 卷積碼譯碼器的整體仿真測試 66-67     5.5 卷積碼譯碼器的性能分析 67-68     5.6 本章小結(jié) 68-69 第六章 信道編解碼器在936C 實時圖像傳輸系統(tǒng)中的應(yīng)用 69-86     6.1 級聯(lián)編譯碼