上海宇志通--通信信號(hào)處理開發(fā)板GN0304硬件說明書

1、通信信號(hào)處理 開發(fā)板-GN0304硬件說明書V2.0.1 2010 上海宇志 通信信號(hào)處理板GN0304版本修訂最新版: V2.0.1 完成于2010/09/16替換版本:V1.2.0 完成于2009/05/22版權(quán)聲明© 2010,上海宇志通信技術(shù)有限公司。非商業(yè)用途的復(fù)制、轉(zhuǎn)載、摘編、修改、抄襲本文檔內(nèi)容,務(wù)必注明出處。提示上海宇志建議客戶在決定購(gòu)買產(chǎn)品或者服務(wù),以及確信任何公開信息之前,閱讀有關(guān)產(chǎn)品的最新說明。聯(lián)系我們上海市楊浦區(qū)密云路1018號(hào)復(fù)旦國(guó)家大學(xué)科技園5號(hào)樓201室Tel/Fax: 021- 5589 6538Email: SPL_20100518QQ在線: 174

2、632971目錄第一部分硬件資源配置 (2第二部分各功能模塊硬件連接關(guān)系 (4一、電源部分 (4二、DSP(TMS320C6713部分 (4三、FPGA(EP2C70F672C8部分 (15四、USB2.0(CY7C68013接口部分 (16五、時(shí)鐘管理部分 (18六、網(wǎng)絡(luò)接口W5100 (19第一部分硬件資源配置板上資源:采用TI公司的高速浮點(diǎn)型處理器TMS320C6713B,主頻200MHz,300/225MHz可選配,分別達(dá)1600/2400/1800 MIPS,具有強(qiáng)大的通用信號(hào)處理能力; ALTERA CycloneII EP2C70F672C8 芯片,門數(shù)資源非常豐富,可滿足目前絕

3、大多數(shù)的信號(hào)處理硬件編程和控制能力; ALTERA MAXII EPM570T144芯片,可用于板上DSP和FPGA程序代碼在線升級(jí);1片×64Mb 16位總線FLASH芯片,用于存儲(chǔ)DSP運(yùn)行代碼和大量用戶非易失性數(shù)據(jù);1片×128Mb 32位總線SDRAM,擴(kuò)展DSP外部存儲(chǔ)器資源;1片×64/128/256kb EEPROM,用于存儲(chǔ)用戶非易失性數(shù)據(jù);2片×2/4/8Mb 16位總線SRAM,擴(kuò)展FPGA外部存儲(chǔ)器資源,可做為數(shù)據(jù)采集乒乓存儲(chǔ)使用;1個(gè)實(shí)時(shí)時(shí)鐘模塊(RTC,保存實(shí)時(shí)時(shí)間信息,掉電不丟失;6個(gè)用戶指示燈;1個(gè)用戶多功能指示彩燈;1個(gè)系

4、統(tǒng)復(fù)位按鍵;1個(gè)配置撥碼開關(guān);接口類型:1個(gè)FPGA AS接口;1個(gè)FPGA JTAG接口;1個(gè)CPLD JTAG接口;1個(gè)DSP JTAG接口;2個(gè)RS232串行口;1個(gè)USB2.0接口,接口芯片為Cypress的CY7C68013,支持480Mbits高速傳輸;2個(gè)60pin FPGA IO擴(kuò)展接口,分別具有48/52個(gè)IO口,方便用戶擴(kuò)展接口;1個(gè)60pin 電源和時(shí)鐘擴(kuò)展接口,方便用戶在板上擴(kuò)展板卡。第二部分各功能模塊硬件連接關(guān)系一、電源部分板上電源采用+5V供電,電源由POWER_JP輸入,分別經(jīng)U51和U52輸出D3.3V和D1.2V,其中D3.3V分別給DSP和FPGA的IO口及

5、其周邊芯片供電,D1.2V給DSP和FPGA的核電壓供電,開發(fā)板正常工作消耗電流400mA左右。U51和U52的型號(hào)為MAX1951,為得到U51輸出為D3.3V,則需滿足R186/R188=3.125,為得到U52輸出為D1.2V,則需滿足R187/R191=0.5 。二、DSP(TMS320C6713部分TMS320C6713 的存儲(chǔ)空間分配如表2-1:存儲(chǔ)空間描述大小(字節(jié)地址空間片內(nèi)L2 RAM 192K 0x0000 00000x0002 FFFF 片內(nèi)L2 RAM/Cache 64K 0x0003 00000x0003 FFFF 保留24M - 256K 0x0004 00000x

6、017F FFFF 外部存儲(chǔ)器接口(EMIF寄存器256K 0x0180 00000x0183 FFFF L2 寄存器128K 0x0184 00000x0185 FFFF 保留128K 0x0186 00000x0187 FFFF HPI 寄存器256K 0x0188 00000x018B FFFFMcBSP0 寄存器256K 0x018C 00000x018F FFFFMcBSP1 寄存器256K 0x0190 00000x0193 FFFFTimer0 寄存器256K 0x0194 00000x0197 FFFFTimer1 寄存器256K 0x0198 00000x019B FFFF中

7、斷向量寄存器5120x019C 00000x019C 01FF 配置寄存器 4 0x019C 02000x019C 0203保留256K - 516 0x019C 02040x019F FFFFEDMA RAM和EDMA寄存器256K 0x01A0 00000x01A3 FFFF 保留768K 0x01A4 00000x01AF FFFF GPIO 寄存器16K 0x01B0 00000x01B0 3FFF 保留240K 0x01B0 40000x01B3 FFFF IIC0 寄存器16K 0x01B4 00000x01B4 3FFFIIC1 寄存器16K 0x01B4 40000x01B4

8、7FFF 保留16K 0x01B4 80000x01B4 BFFF McASP0 寄存器16K 0x01B4 C0000x01B4 FFFF McASP1 寄存器16K 0x01B5 00000x01B5 3FFF 保留160K 0x01B5 40000x01B7 BFFF PLL 寄存器8K 0x01B7 C0000x01B7 DFFF 保留264K 0x01B7 E0000x01BB FFFF Emulation 寄存器256K 0x01BC 00000x01BF FFFF 保留4M 0x01C0 00000x01FF FFFF QDMA 寄存器52 0x0200 00000x0200 0

9、033 保留16M - 52 0x0200 00340x02FF FFFF保留720M 0x0300 00000x2FFF FFFF McBSP0 數(shù)據(jù)端口64M 0x3000 00000x33FF FFFF McBSP1 數(shù)據(jù)端口64M 0x3400 00000x37FF FFFF 保留64M 0x3800 00000x3BFF FFFF McASP0 數(shù)據(jù)端口1M 0x3C00 0000 0x3C0F FFFF McASP1 數(shù)據(jù)端口1M 0x3C10 0000 0x3C1F FFFF 保留1G + 62M 0x3C20 0000 0x7FFF FFFF EMIF CE0 256M 0x8

10、000 0000 0x8FFF FFFFEMIF CE1 256M 0x9000 0000 0x9FFF FFFFEMIF CE2 256M 0xA000 0000 0xAFFF FFFFEMIF CE3 256M 0xB000 0000 0xBFFF FFFF 保留1G 0xC000 0000 0xFFFF FFFF表2-1DSP正常工作的連接除了IO電壓3.3V和核電壓1.2V供電之外,還需設(shè)計(jì)如下幾個(gè)方面的電路: 工作模式 復(fù)位控制 鎖相環(huán)供電電路 時(shí)鐘 JTAG調(diào)試接口配置工作模式:工作模式通過R31R35進(jìn)行配置(如圖2.1,配置內(nèi)容參考TMS320C6713的數(shù)據(jù)手冊(cè),查看相應(yīng)引腳

11、的功能配置。 圖2.1TMS320C6713提供了2種引導(dǎo)方式:主機(jī)加載和外接FLASH(ROM Boot加載。當(dāng)選擇主機(jī)加載(host boot模式時(shí),核心CPU停留在復(fù)位狀態(tài),芯片其余部分保持正常狀態(tài)。引導(dǎo)過程中,外部主機(jī)通過主機(jī)接口(HPI初始化CPU 的存儲(chǔ)空間。完成所有的初始化工作后,主機(jī)向接口(HPI控制寄存器DSPINT位(位于HPIC寄存器寫1,結(jié)束引導(dǎo)過程。此時(shí)CPU退出復(fù)位狀態(tài),開始執(zhí)行地址0處的指令。主機(jī)加載模式下,可以對(duì)DSP所有的存儲(chǔ)空間進(jìn)行讀/寫。當(dāng)選擇FLASH加載模式時(shí),CPU在復(fù)位信號(hào)無效之后,仍保持復(fù)位狀態(tài),此時(shí)位于外部CE1空間的FLASH中的1KB代碼通

12、過EDMA被搬入地址0處,搬移的位數(shù)大小由boot mode的配置確定。傳輸完成后,CPU退出復(fù)位狀態(tài),開始執(zhí)行地址0處的指令。用戶可以指定外部加載FLASH的存儲(chǔ)寬度,由boot mode的配置確定,EMIF會(huì)自動(dòng)將相鄰的8bit/16bit數(shù)據(jù)合成為32bit的指令。FLASH中的程序存儲(chǔ)格式應(yīng)當(dāng)與芯片的Endian模式設(shè)置一致。在實(shí)際應(yīng)用中,為了獲得較高的運(yùn)行速度,通常要把低速FLASH中的代碼傳送到高速RAM中執(zhí)行,但大部分應(yīng)用程序都要超出1KB,顯然上述的FLASH 引導(dǎo)過程不能滿足全部程序傳輸?shù)男枰?這就需要開發(fā)人員自己編寫一段“二級(jí)引導(dǎo)程序”來完成剩下的傳輸工作。需要注意的是,“

13、二級(jí)引導(dǎo)程序”要被放在CE1空間FLASH的起始處。整個(gè)FLASH引導(dǎo)方式的工作過程如下:設(shè)備復(fù)位,CPU從CE1空間的起始處拷貝1KB數(shù)據(jù)到地址0處。所拷貝的這些數(shù)據(jù)就包含用戶編寫的二級(jí)引導(dǎo)程序?？截惤Y(jié)束,CPU退出復(fù)位狀態(tài),從地址0處開始運(yùn)行二級(jí)引導(dǎo)程序。該引導(dǎo)程序按要求將FLASH中的應(yīng)用程序拷貝到RAM的指定位置。完成后,引用C 程序入口函數(shù)c_int00(。c_int00(函數(shù)初始化C語言運(yùn)行環(huán)境,然后開始運(yùn)行應(yīng)用程序。本開發(fā)板中,對(duì)于工作模式的配置,主要由R31R35上拉或下拉電阻完成。復(fù)位控制:復(fù)位控制通過MAX823看門狗芯片來實(shí)現(xiàn)(如圖2.2,使能上看門狗功能需焊上R17電阻

14、(0歐姆,默認(rèn)R17未焊接。對(duì)于6713的復(fù)位電路較為簡(jiǎn)單,只需按照數(shù)據(jù)手冊(cè)上的時(shí)序要求(Reset Timing設(shè)計(jì)即可。鎖相環(huán)供電電路:TMS320C6713的PLL鎖相環(huán)輸入電壓通過U36濾波之后給入給PLLHV管腳(如圖2.2,以減少時(shí)鐘輸出的相位噪聲。 圖2.2時(shí)鐘:開發(fā)板中,CLKMODE0上拉至3.3V為高,CLKIN(DSP工作時(shí)鐘 和 ECLKIN (External EMIF input clock source外部存儲(chǔ)器接口輸入時(shí)鐘為39MHZ。根據(jù)DSP的PLL控制器可以配置不同頻率的時(shí)鐘信號(hào)用于CPU的內(nèi)核,外部存儲(chǔ)器、McASP、數(shù)據(jù)地址總線等外設(shè)。6713的時(shí)鐘結(jié)

15、構(gòu)如圖2.3: 圖2.3TMS320C6713的時(shí)鐘配置可以由PLL控制/狀態(tài)寄存器PLLCSR、倍頻系數(shù)PLLM以及PLLDIVx和OSCDIV1等相關(guān)寄存器進(jìn)行設(shè)置。相關(guān)寄存器的描述如表2-2、表2-3、表2-4、表2-5。 表2-2 表2-3 表2-4 表2-5JTAG連接:JTAG具體連接參考TMS320C6713的數(shù)據(jù)手冊(cè)(注意:步線時(shí)JTAG口與DSP連線應(yīng)盡量短(如圖2.4。 圖2.4 EMIF接口, 存儲(chǔ)空間的配置:EMIF接口由CE0、CE1、CE2、CE3共4個(gè)存儲(chǔ)空間,每個(gè)存儲(chǔ)空間尋址范圍為256M 字節(jié),數(shù)據(jù)總線寬度為32bit ,支持的存儲(chǔ)器類型有SDRAM 、SBS

16、RAM 、SRAM、Flash 等。其輸入時(shí)鐘由外部ECLKIN 引腳提供或內(nèi)部SYSCLK3 提供。EMIF接口相關(guān)信號(hào)如圖2.5: 圖2.5ECLKIN:為EMIF 外部時(shí)鐘輸入;ECLKOUT:為EMIF 工作時(shí)鐘有2 個(gè)來源:ECLKIN 和SYSCLK3 ,可由EKSRC寄存器(DEVCFG.4配置選擇,EKSRC = 0 時(shí),選中SYSCLK3 (默認(rèn)EKSRC = 1 時(shí),選中ECLKIN;ED31:0:為32位數(shù)據(jù)總線,對(duì)應(yīng)原理圖中的TED31:0網(wǎng)絡(luò);EA21:2:為20位地址總線,對(duì)應(yīng)原理圖中的TEA31:0網(wǎng)絡(luò);CE3: 為存儲(chǔ)空間選擇信號(hào),對(duì)應(yīng)原理圖中的TCE0n、TC

17、E1n、TCE2n、0:TCE3n、網(wǎng)絡(luò);BE3: 為字節(jié)使能信號(hào),對(duì)應(yīng)原理圖中的TBE0n、TBE1n、TBE2n、TBE3n 0:ARDY:異步存儲(chǔ)器數(shù)據(jù)就緒信號(hào);AOE/SDRAS/SSOE: 為異步存儲(chǔ)器讀出使能信號(hào)/SDRAM行選通信號(hào)/SBSRAM 讀出使能信號(hào), 對(duì)應(yīng)原理圖中的TSDRASn網(wǎng)絡(luò);ARE/SDCAS/SSADS:為異步存儲(chǔ)器讀使能信號(hào)/ SDRAM列選通信號(hào)/ SBSRAM地址選通信號(hào), 對(duì)應(yīng)原理圖中的TSDCASn網(wǎng)絡(luò);AWE/SDWE/SSWE:為異步存儲(chǔ)器寫使能信號(hào)/SDRAM寫使能信號(hào)/ SBSRAM寫使能信號(hào), 對(duì)應(yīng)原理圖中的TSDWEn網(wǎng)絡(luò);HOLD:

18、 EMIF 總線保持請(qǐng)求信號(hào);AHOLD:EMIF 總線已保持確認(rèn)信號(hào);BUSREQ: EMIF 總線請(qǐng)求標(biāo)志信號(hào)。本開發(fā)板中,DSP與外部存儲(chǔ)器件的通信主要通過EMIF接口總線來完成(如圖2.6,U10(MT48LC4M32B2為1Mx32x4Banks共128Mbits的SDRAM,配置為DSP的CE0空間, 地址范圍為0x80000000-0x81000000,其地址總線、數(shù)據(jù)總線與控制線與DSP接口實(shí)現(xiàn)無縫連接。SDRAM行列地址的配置參考如表2-6: 表2-6 圖2.6U9(39VF6401為4Mx16bit的FLASH,接在DSP的CE1空間,地址范圍為0x90000000-0x9

19、0800000,因DSP地址總線只有TEA21T2 20根地址線,因此FLASH地址空間需通過CPLD進(jìn)行擴(kuò)展,實(shí)際上對(duì)于保存DSP代碼及存儲(chǔ)導(dǎo)航電文等等,39VF1601存儲(chǔ)空間大小已經(jīng)足夠了,而它與DSP的地址總線剛好匹配,因此不需要進(jìn)行地址擴(kuò)展。對(duì)FLASH進(jìn)行寫操作時(shí),首先需要對(duì)它進(jìn)行擦除之后才能寫操作,而這中間涉及到擦除和寫的命令控制字,具體參考39VF1601的數(shù)據(jù)手冊(cè)。在使用EMIF接口訪問外部存儲(chǔ)器件時(shí),根據(jù)外部存儲(chǔ)器件的特性,還需要配置相關(guān)的寄存器GBLCTL、CExCTL、SDCTL、SDTIM、SDEXT等,具體的配置參數(shù)請(qǐng)參考相關(guān)數(shù)據(jù)手冊(cè)。此外,DSP地址總線分別掛在C

20、PLD和FPGA的IO口上,DSP的低16位數(shù)據(jù)總線掛在CPLD上,DSP的32位數(shù)據(jù)總線掛在FPGA上。設(shè)計(jì)當(dāng)中考慮CPLD固化一段加載代碼,通過USB接口取得固化DSP和FPGA的代碼保存入FLASH中,實(shí)現(xiàn)板上程序的在線更新功能。三、FPGA(EP2C70F672C8部分FPGA的JTAG和AS的配置電路如圖2.7,AS配置芯片采用EPCS16,這里需要注意的是FPGA的時(shí)鐘接口,其內(nèi)部的PLL輸入需要專用時(shí)鐘引腳輸入。 圖2.7FPGA與DSP、SRAM、USB及外圍射頻板的接口通過IO的配置來完成(如圖2.8,開發(fā)當(dāng)中只需找到它們之間的連接關(guān)系即可。 圖2.8四、USB2.0(CY7

21、C68013接口部分USB2.0接口采用CY7C68013-56接口芯片,它的外圍電路簡(jiǎn)單,其16位數(shù)據(jù)FIFO總線及各控制線連線引到CPLD和FPGA的IO口上(如圖29,方便可編程芯片對(duì)其數(shù)據(jù)傳輸進(jìn)行控制。而與計(jì)算機(jī)的接口通過USB2.0接口線與一四芯USB插座相連。 圖2.9USB接口通常采用異步讀寫方式進(jìn)行數(shù)據(jù)傳輸,圖2.10分別是其從FIFO模式異步讀寫時(shí)序 圖2.10(1從FIFO異步讀 圖2.10(2從FIFO異步寫此外,詳細(xì)的開發(fā)文檔參考CY7C68013的數(shù)據(jù)手冊(cè)及FX2 TechRefManual 資料。五、時(shí)鐘管理部分時(shí)鐘管理部分電路如圖2.11. 圖2.11U13為-2

22、0o C+70o C穩(wěn)定度1ppm的10MHz準(zhǔn)正弦輸出溫補(bǔ)晶振,通過U12 (AD8012的整形和放大之后給入鎖相環(huán)ICS525,ICS525時(shí)鐘頻率輸入輸出關(guān)系為 上海宇志通信技術(shù)有限公司 輸入為 10MHz 時(shí)鐘，為得到 39MHz 輸出時(shí)鐘，可選擇 VDW31， S2：S0 “011” RDW=3。 ， 六 網(wǎng)絡(luò)接口 W5100 網(wǎng)絡(luò)接口連接如圖 2.12 所示， 圖 2.12 網(wǎng)絡(luò)接口連接圖 網(wǎng)絡(luò)接口芯片 W5100 設(shè)計(jì)可參考通信信號(hào)處理開發(fā)板 GN0304 硬件設(shè)計(jì)說 明書datasheetothers datasheetW5100_AN_SPI1.pdf。 W5100 芯片數(shù)據(jù)通信引腳通過 FPGA 接口相連與 DSP 通信，接口可用 SPI 接口和 8 位并行總線接口傳輸，例子中用的