基于FPGA的16QAM調制解調電路設計

1、編 號:審定成績:重慶郵電大學畢業(yè)設計(論文設計(論文題目:基于 FPGA 的 16QAM 調制解調電路設計學 院 名 稱 :自動化學 生 姓 名 :趙國強專 業(yè) :機械設計制造及其自動化班 級 :0841003學 號 :2010213292指 導 教 師 :周圍答辯組 負責人 :張開碧填表時間:2014 年 5 月重慶郵電大學教務處制摘 要正交振幅調制(QAM 技術有著非常廣泛的應用范圍,不僅在移動通信領域應用,而且在 有線電視傳輸、數(shù)字視頻廣播衛(wèi)星通信(DVB-S 等領域也都得到廣泛應用。它在調制過程中 利用了相位和幅度兩維空間資源,比只利用單一維度空間資源的 PSK 和 ASK 調制方式

2、頻譜 利用率高, 不僅如此, QAM 的星座點比 PSK 的星座點更分散, 星座點之間的距離因此更大, 所以能提供更好的傳輸性能。本文在對 QAM 調制解調的基本原理、 調制端的基帶成形理論研究的基礎上, 通過 Matlab 軟件的 Simulink 仿真平臺實現(xiàn)了 16QAM 調制解調系統(tǒng)的建立及實驗驗證。之后利用 Alera 公司的 Quartus II軟件加載 ModelSim 作為軟件開發(fā)環(huán)境,設計并實現(xiàn)了 16QAM 調制解調系 統(tǒng)的串并轉換、差分和星座映射、 DDS 和加法器等關鍵模塊。關于載波信號發(fā)生器的設計, 本文釆取傳統(tǒng) DDS 采用的正弦查表來實現(xiàn) DDS 中相位幅度的轉換

3、。本文主要研究了基于 FPGA 的 16QAM 調制與解調的實現(xiàn)。釆用 Verilog 硬件描述語言對 16QAM 調制解調系統(tǒng)中的關鍵模塊進行描述, 完成了功能上的仿真驗證, 通過對比驗證了設 計的正確性,為下一步的硬件實現(xiàn)打下了很好的基礎。說明了 QAM 調制和解調的原理, ,然 后對各系統(tǒng)組成模塊分析與仿真之后提出基于 FPGA 的 16QAM 調制與解調的總體設計方案。 最后用 Verilog 語言編寫程序完成了整個系統(tǒng)的仿真, 并對編好的程序其進行了編譯調試。 首 先對 16QAM 調制解調總體進行了系統(tǒng)仿真;然后用 Verilog 語言在 Quartus II 軟件平臺下完 成了系

4、統(tǒng)各功能模塊的編寫、功能與時序仿真和綜合,最后把各模塊組成的頂層原理圖編譯 成的程序下載到 EPMC20T100C5芯片上,手動輸入基帶信號,經(jīng)過芯片處理后,基帶信號得 以有效恢復?！娟P鍵詞】 正交振幅調制 FPGA 調制解調 現(xiàn)場可編程邏輯門陣列ABSTRACTQAM(Quadrature Amplitude Modulation is a new modulation technique, because of the use of phase and amplitude two-dimensional space resources in the modulation process,

5、it has a higher efficiency than PSK and ASK modulation witch use only a single dimension of space resources. Moreover, the QAM constellation points of PSK constellation points more dispersed, the distance between the constellation points is therefore, so it is able to provide better transmission per

6、formance. With the rise of third generation mobile communication and the transmission capacity increases, M-ary quadrature amplitude modulation of MQAM (Multiple quadrature the Amplitude Modulation will be more widely used. This paper studies the realization of FPGA-based 16QAM modulation and demodu

7、lation. Firstly, the principle of QAM modulation is presented, and the modeling of the 16QAM modulation&demodulation system is built with the SystemView software.Then, by way of analyzing system composition modules and partial simulation, the design of the l6QAM modulation system based on FPGA i

8、s put forwards. Finally the whole system simulation is realized with Verilog, And programmed to compile debug. In this paper, the principle and design method of carrier recovery, quadrature coherent demodulator, FIR low pass filter and sampling and decision are detailedly introduced.Firstly, The sys

9、tem of 16QAM is simulated with SystemView. Then, each functional module is implemented with Verilog HDL on the Quartus II sofiware flat, and the function&timing simulation and the synthesis are finished. Finally, the program compiled from the top schematic diagram is downloaded to the EP2C35F672

10、C6N chip and when manually entered the baseband signal, the signal can be effectively recovered.【 Key words 】 Quadrature amplitude modulation FPGA modulation demodulation field programmable logic gate array目 錄前 言 . . - 1 - 第一章 概 述 . . - 3 - 第一節(jié) 課題研究背景及意義 . . - 3 - 第二節(jié) QAM 技術現(xiàn)狀與發(fā)展 . - 3 - 第三節(jié) 本文內容和結構

11、 . . - 5 - 第四節(jié) 本章小結 . . - 5 - 第二章 QAM 調制解調整體設計 . - 6 - 第一節(jié) 16QAM 調制的方法和原理 . - 6 - 第二節(jié) 16QAM 解調方法和原理 . - 8 - 第三節(jié) 本章小結 . . - 9 - 第三章 QAM 調制器分模塊設計 . - 10 - 第一節(jié) FPGA 概述 . - 10 - 第二節(jié) 串 /并轉換模塊 . - 12 - 第三節(jié) DDS 載波和線性加法器模塊 . . - 13 - 第四節(jié) 差分編碼和星座映射模塊 . . - 22 - 第五節(jié) 時鐘分頻模塊 . . - 25 - 第六節(jié) 本章小結 . . - 27 - 第四章 Q

12、AM 解調器分模塊設計 . - 28 - 第一節(jié) 解調器頂層模塊設計 . . - 28 - 第三節(jié) DDS 載波恢復模塊設計 . . - 33 - 第四節(jié) 乘法器模塊設計 . . - 37 - 第四節(jié) 低通濾波器模塊設計 . . - 38 - 第五節(jié) 采樣判決模塊設計 . . - 39 - 第六節(jié) 電平轉換模塊設計 . . - 41 - 第七節(jié) 本章小結 . . - 41 - 第五章 調制解調系統(tǒng)的仿真 . . - 42 - 第一節(jié) 仿真參數(shù)設置 . . - 42 - 第二節(jié) 仿真結果 . . - 42 -一、 16QAM 調制器的仿真結果 . - 42 -二、 16QAM 解制器的仿真結果

13、. - 46 - 第三節(jié) 仿真結果分析 . . - 49 - 第五節(jié) 本章小結 . . - 49 -結 論 . . - 51 - 致 謝 . . - 52 - 參考文獻 . . - 53 - 附 錄 . . - 54 -一、英文原文 . . - 54 -二、英文翻譯 . . - 61 -三、源程序 . . - 67 -四、其他 . . - 73 -前 言在許多領域現(xiàn)場可編程門陣列(FPGA 芯片都有廣泛的應用,尤其是在數(shù)字通信 領域當中, FPGA 極強的實時性和并行處理能力能夠完成對信號的實時處理。傳統(tǒng)的 觀點通常認為在大規(guī)模的數(shù)字系統(tǒng)開發(fā)中應用 FPGA 功耗過大且過于昂貴,一般用來 創(chuàng)建

14、原型比較好。現(xiàn)在, DSP 在成本和功耗上都己經(jīng)被 FPGA 超越了。例如 Xilinx 公 司的 Spartan-3A DSP 系列, 它移入了高端 Virtex 5系列的 DSP 性能,而賣價最高才 20美分。而 TI 公司的 C64X 系列和 AD 公司的 Blackfm 系列處理器,其價格一般都 在 5 30美分之間。從根本上講 DSP 只是適合于串行算法,通常多處理器系統(tǒng)是非常 昂貴的, 而且也僅僅只適合粗粒度的并行運算 ; 但是 FPGA 可以在片內實現(xiàn)細粒度從 而完 成高度并行的運算。 DSP 和 FPGA 兩者各有所長,實現(xiàn)時,一般都是配合使用, 通常是利用 FPGA 的可重配

15、置和高并行度作 FIR 、 FFT 等的協(xié)處理器,而用 DSP 作主 處理器。新的趨勢己經(jīng)表明,再與主流 DSP 的競爭當中, FPGA 已經(jīng)能夠不用受到價格的 約束。 此外, FPGA 擁有比 DSP 更加強大的計算能力。 例如, 20美分的 Spartan-3 ADSP性能可高達每秒 200億條乘法累加操作(GMACs, 同樣單價 30 美分的 600MHz C64x DSP, 其每秒的累加操作僅僅是 25億條,前者在性能上比 后者高了一個數(shù)量級。數(shù)字 通信系統(tǒng)中有許多關鍵技術,如軟件無線電、 CDMA 技術、多用戶檢 測等技術都需 要依靠髙性能、高速的并行處理器來實現(xiàn)。隨著近些年來這些應

16、用 的日益多樣化, FPGA 已經(jīng)演變成了構件內核,而不再是傳統(tǒng)意義上的一塊獨立芯片?，F(xiàn)在,已經(jīng)可 以把 FPGA 和 DSP 核集成在一起, FPGA 芯片在一些具體方 面的應用也隨之得到了極 大地推動,如用于基帶調制解調、實現(xiàn)語音合成、系統(tǒng) 控制以及糾錯編碼等功能;用 來實現(xiàn)定時的恢復、基帶調制解調功能、頻率控制和自動增益、脈沖整形、符號檢測 和匹配濾波器等。特別是應用在調制解調器中,需要大量的復雜數(shù)學運算,同時對調 制解調器的重量、功耗和大小都特別關注, 這就對 FPGA 提出了更高的要求,隨著 FPGA 速度的提高調制解調器的速度也不斷提高。 FPGA 在數(shù)字通信領域的應用, 極大 地

17、推動了 SOC 的發(fā)展,同時也讓現(xiàn)代 通信系統(tǒng)的性能得到了大大的改善。對于當今 的數(shù)字通信設備,一片 FPGA 就己經(jīng)具備了系統(tǒng)級的處理能力。比如,在現(xiàn)在的第三 代無線通信中,單片 FPGA 不僅能完成信道和信源方面的物理層處理操作,同時還能 對高層信令進行處理和控制,而對信令的操作則更多是通過 FPGA 當中內嵌的軟核 CPU 和硬核 CPU 來完成的。隨著無線通信的帶寬更多的向 CDMA 等標準進行轉移, 以及高速數(shù)據(jù)傳送網(wǎng)絡對 XDSL 的要求越來越高,基于內嵌 CPU/DSP的 FPGA SOC 將有更為廣闊的應用發(fā)展前途。今后高速 DSP 應用技術必將是以系統(tǒng)芯片為核心,而且信息處理

18、速度將突破每秒十億次乘加運算,所以唯有 FPGA 芯片才能擔當此重任。 基于 FPGA 的嵌入式系統(tǒng)不僅具有單片機嵌入式系統(tǒng)和其他微處理器所不具備的技術 特性及優(yōu)點,而且可以通過利用并行算法操作使其具備更高速的數(shù)字信號處理能力, 從而為系統(tǒng)實時性的實現(xiàn)提供了更為有力的支持。第一章 概 述第一節(jié) 課題研究背景及意義現(xiàn)代社會移動用戶數(shù)量的不斷增加, 傳統(tǒng)通信系統(tǒng)的容量越來越不能滿足通信的要 求而可用頻帶資源有限, 同時不能靠無限增加頻道數(shù)目來解決系統(tǒng)容量問題。 此外語音、 圖像、音樂等信源直接轉換而得到的電信號頻譜比較低,其頻譜特點是低通頻譜,有些 包括直流分量也有些可能不包含,其最高頻率和最低頻

19、率的比值一般都比較大,比如語 音信號的頻譜范圍大概為三百到三千赫茲,這種信號被稱為基帶信號。為了使基帶信號 能夠在頻帶信道上進行傳輸, 比如無線信道, 同時也為了能夠同時傳輸多路基帶信號, 就需要采用調制和解調的技術。調制解調研究的主要內容包括:調制的原理、解調的原 理、已調信號的產生方法、解調的實現(xiàn)方法等。調制是指為了適應倍道傳輸?shù)囊?把 基帶信號的頻譜搬移到一定的頻帶范圍。對基帶信號進行調制的目的主要有:進行頻率 分配、減少噪聲和干擾的影響、實現(xiàn)多路復用和克服設備的限制等。第二節(jié) QAM 技術現(xiàn)狀與發(fā)展以前的通信系統(tǒng)為模擬通信系統(tǒng), 所以調制技術是由模擬信號的調制與解調技術最 初開始發(fā)展

20、的。后來數(shù)字通信系統(tǒng)得到了迅速的發(fā)展,隨之而來的是數(shù)字調制技術的廣 泛應用和迅速發(fā)展。隨著現(xiàn)在日益增多的各種通信系統(tǒng)數(shù)量,為了更好的充分利用緊張 的頻譜資源,廣大通信科研工作者致力于研究頻譜利用率更高的新型數(shù)字調制方式,而 且原 CCITT (國際電報電話咨詢委員會 也一直在促進并鼓勵開發(fā)新奇的頻譜使用技術, 為使各種通信系統(tǒng)能夠有效的進行通信,原 CCITT 科學地將頻段分別分配給各個通信 系統(tǒng),因而許多科研院所,用戶個體和通信公司都在通過開發(fā)先進的調制技術用以提高 頻譜利用率提高頻譜利用率是人們設計和規(guī)劃通信系統(tǒng)的關注焦點之一, 同時也是提高 通信系統(tǒng)容量的重要措施。頻譜利用率越高,就要求

21、已調信號所占的帶寬要越窄。在數(shù) 字調制系統(tǒng)中的頻譜利用率主要是指傳輸?shù)男蕟栴}。如果系統(tǒng)的頻帶利用率高,就表 明通信系統(tǒng)具有較高的傳輸效率,反之傳輸效率就低。從上面對頻譜利用率的定義可以 發(fā)現(xiàn),要使得通信系統(tǒng)的頻譜利用率有所提高主要可以兩種途徑:一是通過提高該調制 系統(tǒng)的傳信率即信息傳輸速率,二是降低己調信號所占用的頻帶寬度。振幅和相位聯(lián)合調制技術作為本課題的研究對象, 就是一種近些年來獲得了飛速發(fā)展的調制技術,該技術就具有極高的信息傳輸速。正交幅度調制是一種振幅與相位相結 合的高階調制方式,具有較高的頻帶利用率和較好的功率利用率,現(xiàn)如今已在中、大容 量數(shù)字微波通信系統(tǒng)、衛(wèi)星通信等領域中得到廣

22、泛運用。隨著第三代移動通信系統(tǒng)的日 趨成熟,頻譜利用率較高的 QPSK 及 QAM 調制解調方式都會得到更多的采用。尤其是 多進制 QAM (16QAM ,由于其頻帶利用率高,在通信業(yè)務日益增多使得頻帶利用率 成為主要矛盾的情況下,正交幅度調制方式是一種比較好的選擇。除了要解決提高語音 服務質量問題, 第三代移動通信系統(tǒng)更要解決如何在有限頻帶資源中提供多媒體綜合業(yè) 務的問題。所以,在選擇調制方案時,第三代移動通信系統(tǒng)考慮的就不能只是抗干擾性 能,頻帶利用率與靈活性應該予以更多考慮。低容量、低速率的語音服務能被傳統(tǒng)的調 制方案所適用,但高容量、高速率的多媒體業(yè)務卻難以滿足。而正交振幅調制 QAM

23、 具 有高頻譜利用率,能根據(jù)信號傳輸環(huán)境與信號源的不同自適應地調整調制速率等優(yōu)點, 因此可以有效緩解可用頻帶緊張的情況及實現(xiàn)多速率的多媒體綜合業(yè)務傳輸。傳統(tǒng)數(shù)字調制方式下, 通常單碼元攜帶 l bit的信息, 但 QAM 調制信號的幅度和相 位均攜帶信息,隨著 16QAM 中 M 的增大,調制信號所攜帶的信息量也相應增加,例 如 16QAM 中一個碼元攜帶 4bit 的信息, 64QAM 中一個碼元攜帶 6bit 的信息, 由此可 知, 16QAM 中一個碼元攜帶 N bit(2N M的信息, 這極大地提高了信道頻譜利用率。 因此,在通信傳輸領域, QAM 調制方式得到了廣泛的應用。而且, Q

24、AM 得到了廣泛 應用還有一個重要原因,那即是 QAM 碼間距比 MASK , MPSK 的要大,所以在提高 頻帶利用率基礎上,誤碼率更小。QAM 并不是一種新的調制方式, QAM 在有線通信系統(tǒng)中的應用早在 10多年前就 已經(jīng)開始了,但直到最近幾年,它在無線信道中的應用才開始興起,在數(shù)字電視這樣 的寬帶通信系統(tǒng)中 QAM 應用較多,但在無線窄帶通信系統(tǒng)中的應用還非常少。研究 QAM 調制的文章很多, 可多數(shù)是討論如何應用于數(shù)字電視系統(tǒng)的文章, 而且這些文章 研究的重點集中在解調中的載波提取部分,對 QAM 調制解調的整個系統(tǒng)進行完整的 論述的文章很少。在實現(xiàn)方法及過程中,多數(shù)文章內容以軟件仿

25、真為主,而且大多文 章只實現(xiàn)系統(tǒng)的某個模塊,介紹用 FPGA 硬件實現(xiàn)的文章更是寥寥無幾。而如今,無線寬帶數(shù)字通信的“軟件無線電”設計方案越來越受到工程師們的青 睞。所謂軟件無線電,即在一個開放的、標準化的、模塊化的通用硬件平臺上,通信 功能由軟件完成。由于代碼具有靈活性,開放性的特點,軟件無線電系統(tǒng)的實現(xiàn)也具 有高度的靈活性,開放性。調制解調器作為軟件無線電技術研究的核心內容之一,如 何實現(xiàn)調制解調器的軟件化是實現(xiàn)軟件無線電通用性、開放性的關鍵環(huán)節(jié)。多數(shù)傳統(tǒng) 的數(shù)字調制解調是利用專門的調制解調芯片實現(xiàn)的,固化的硬件極大限制了設計的靈 活性。本文在 FPGA 這一軟件無線電平臺上采用 veri

26、log 語言的方式實現(xiàn) 16QAM 調制 解調,靈活性好。第三節(jié) 本文內容和結構近些年,對數(shù)字 QAM 調制解調研究的相關文獻比較多。數(shù)字 QAM 調制解調技術 自提出至今雖然己經(jīng)得到長足的發(fā)展,但研究的重心往往偏于 QAM 調制解調的各種 模塊的算法實現(xiàn)。關于如何運用這些模塊搭建一個完整的 QAM 調制解調系統(tǒng),并使 其滿足設計性能的要求,目前相關的研究方法并不是很多。另外無線信道的復雜度對 QAM 解調也提出了嚴峻的挑戰(zhàn)。 所以, 研究 QAM 調制解調技術及其 FPGA 實現(xiàn)有著 及其重要的現(xiàn)實意義。本課題主要將對 QAM 調制解調技術進行研究,在深入研究理論的基礎上完 成調 制解調系統(tǒng)

27、中關鍵模塊的設計實現(xiàn)。 本文主要討論了 16QAM 調制解調器中載波恢復、 正交相干解調、 要求在一片 FPGA 芯片上實現(xiàn), 工作量較大, 具有一定難度。 利用 Quartus II 軟件搭建了 16QAM 調制解調系統(tǒng),是系統(tǒng)算法的快速實驗平臺,對整個系統(tǒng)有著 舉足輕重的作用。載波恢復采用 DDS 實現(xiàn),既簡單又快速。采樣判決采用門限設計來 實現(xiàn)。第四節(jié) 本章小結第一章介紹了課題背景、意義、 QAM 技術發(fā)展概要及應用現(xiàn)狀和論文內容。 第二章分析了 16QAM 調制解調的整體設計, 16QAM 頂層模塊原理和程序實現(xiàn)。 第三章分析了 16QAM 調制的原理與設計, 16QAM 發(fā)送端各個模

28、塊的程序實現(xiàn)。 第四章分析了 16QAM 解調的原理與設計, 16QAM 接收端各個模塊的程序實現(xiàn)。 第五章給出了各個分模塊在 Quartus II軟件平臺上的仿真結果和調制、解調系統(tǒng)整 體調試。第六章總結了本文的主要內容和創(chuàng)新點,指明了下一步的研究方向。第二章 QAM 調制解調整體設計引言:正交幅度調制 16QAM 是一種振幅和相位的聯(lián)合鍵控。在多進制聯(lián)合 鍵控體制中,相位鍵控的帶寬和功率占用方面都具有優(yōu)勢,即帶寬占用小和比特 信噪比要求低。 因此 MPSK 和 MDPSK 體制為人們所喜用。但是,在 MPSK 體制 中,隨著 M 的增大,相鄰相位的距離逐漸減小,使噪聲容限隨之減小,誤碼率難

29、 于保證。 為了改善在 M 大時的噪聲容限, 發(fā)展出了 QAM 體制。 在 QAM 體制中, 信號的振幅和相位作為兩個獨立的參量同時受到調制 1。本章介紹了 16QAM 調 制解調的原理, 對原理及性能進行了數(shù)學分析, 揭示了 16QAM 體制的優(yōu)勢所在, 并用 SystemView 軟件對整個系統(tǒng)進行行為級的仿真,為之后的 FPGA 實現(xiàn)提供 了理論依據(jù)和可行性驗證。第一節(jié) 16QAM 調制的方法和原理16QAM 調制信號可以表示為:2( ( ( j ft m e mc ms u t R A jA g t e =+, (1,2,., ,0 m M t T =(cos2(sin 2, mc m

30、s A g t ft A g t ft =- (2.1式中 mc A 和 ms A 是電平值,這些電平值是通過將 2比特序列映射為二進制 4電平振 幅而獲得的, ( g t 為信號脈沖, f 是正交載波頻率, M 為進制數(shù), 16QAM 調制 中 M 為 16。在調制過程中,作為調制信號的輸入四路數(shù)據(jù)兩兩結合,分別進入 兩個電平轉換器,轉換成兩路 4電平數(shù)據(jù),兩路 4電平數(shù)據(jù) mc A 和 ms A 分別被載波 cos 2ft 和 sin 2ft 調制,然后相減,即可得到 16QAM 信號。例如一個 16位正交幅度調制信號的星座圖如圖 2.1所示,該星座圖是通過用 16QAM 中 M =4PA

31、M 的信號對每個正交載波進行振幅調制再將兩路幅值映射到 x , y 軸得到的,星座點數(shù)為 4416=。 圖 2.1 M=16的 QAM 信號星座圖同時 16QAM 調制信號還可以這樣表示:2( ( m j j f t m e m u t R V e g t e =(1, 2, . . . , , 0m M t T = (2.2 (cos(2, m m V g t ft =+ 上式中 m V =1tan (/ m ms mc A A -=,由此可以看出, QAM 調制信號可 以看成是幅度和相位的聯(lián)合調制。如果 2k M =,那么 QAM 方法就可以達到以符號速率 /B R k 同時發(fā)送 2log

32、 k M =個二進制數(shù)據(jù)。對于 16QAM ,系統(tǒng)能同時發(fā)送 4個串行二進制數(shù)據(jù)。圖 2.2給出了 QAM 調制器的框圖。 圖 2.2 QAM調制器框圖將 (2-1式變形,令1122( ( ( ( ( m m m u t u t f t u t f t =+ (2.3 其中 1( ( c o s (2 f t g t f t = 2( (sin(2 f t t ft = 12, m m m u u u = , 2m A A = (2.4脈沖信號 ( g t 的能量為 g ,由此可得任意兩個信號間的歐氏距離是:(min |e m n d u u =-= (2.5 當 信 號 幅 值 取 (21

33、, 1, 2,., m M d m M -=時 , 兩點 間 歐 氏 距 離 最 小 ,為:(min e d = 第二節(jié) 16QAM 解調方法和原理解調實質上是調制的逆過程,在理想情況下, 16QAM 信號的頻帶利用率為 2log (/ M b s Hz , 目前, 對 QAM 信號的解調方法很多, 其主要方法有以下三種:模擬相干解調、數(shù)字相干解調、全數(shù)字解調。本文采用數(shù)字相干解調法對 QAM 進行解調,原理如圖 2.1.3所示: 圖 2.3 QAM解調器框圖在接收端接收到的調制信號分別和兩路相互正交的載波信號相乘,化簡之后 相同信號的表達式為:( (cos I t Y t wt =(c o

34、s s i n c o s m mA wt B wt wt =- 111c o s 2s i n 2222m m m A A w t B w t =(2.6 正交信號表達式為: ( (sin Q t Y t wt =(c o s s i n s i n m m A wt B wt wt =-111c o s 2s i n 2222m m m B B w t A w t = (2.7 其中 ( m mc A A g t =, ( m ms B A g t =, ( cos sin m m Y t A wt B wt =-, 2w f =,經(jīng)過2w f =,經(jīng)過解調得到同相與正交兩路相互獨立的多電

35、平基帶信號,然后把多 電平基帶信號經(jīng)過低通濾波器濾去高頻載波之后得到直流分量為/2m A 和 /2m B , 再進行采樣判決、 L-2值電平轉換和并 /串轉換還原出基帶信號。此處 4L =時為16QAM 相干解調。第三節(jié) 本章小結本章對 QAM 調制解調相關的基礎理論進行了研究,分別給出了調制端和解 調端的原理圖。在調制端,基帶脈沖成形原理是一個及其重要的部分,這里對與 模塊設計相關的基帶成形作了說明。在解調端,對解調理論當中的基本原理作了 闡述。 本章通過對 QAM 調制解調相關理論的重點闡述, 為后面進一步研究 QAM 調制解調的仿真和 FPGA 實現(xiàn)都打下了很好的基礎。第三章 QAM 調

36、制器分模塊設計通常,一個電子系統(tǒng)有多個不同的功能模塊構成,但總有一個模塊將所有模 塊連接起來,完成整個電子系統(tǒng)的協(xié)同工作,這個模塊就是頂層模塊。由頂層向 底層逐層展開設計,各功能模塊的內部結構逐級得到深化和細化。第一節(jié) FPGA 概述接收端采取這種“自頂向下” (Topdown 的設計方法從系統(tǒng)級設計入手, 在頂層進行功能方框圖的劃分和結構設計;在方框圖一級進行仿真、糾錯,并用 硬件描述語言對高層次的系統(tǒng)行為進行描述;在功能一級進行驗證,然后用邏輯 綜合優(yōu)化工具生成具體的門級邏輯電路的網(wǎng)表 10。因為硬件描述語言可以比較抽 象的層次上描述設計的結構和內部特征,而對系統(tǒng)進行行為描述的目的是在系統(tǒng)

37、 設計的初始階段,通過對系統(tǒng)行為描述的仿真來發(fā)現(xiàn)系統(tǒng)設計中存在的問題。 邏輯綜合功能將高層次的系統(tǒng)行為設計自動翻譯成門級邏輯的電路描述,做 到了設計與工藝的獨立。軟件設計工作主要采用 Altera 公司的 Quartus II 9.0 軟 件進行自頂向下的設計和 Verilog 語言進行行為級描述設計, Quartus II 9.0 是美 國 Altera 公司自行設計的一種 CAE 軟件工具, 方便利用 EDA 方式設計 ASIC 芯 片, 支持嵌入式系統(tǒng)的開發(fā)、 DSP Builder、 SOPC 開發(fā)、 Signal Tap 邏輯分析儀、 LogicLock 優(yōu)化技術等, 是一個有力的開

38、發(fā)工具。 Verilog 是一種以文本形式來描 述數(shù)字系統(tǒng)硬件結構和行為的語言,可以從上層到下層逐層描述設計思想,用一 系列分層次的模塊表示復雜的數(shù)字系統(tǒng),并逐層進行仿真驗證,把具體的模塊組 合由綜合工具轉換成門級網(wǎng)表,最后利用布局布線工具把網(wǎng)表轉化為具體電路結 構 11。本次設計中接收端的數(shù)字信號處理是建立在有符號數(shù)的運算上進行的。有 符號數(shù)與無符號數(shù)的對應關系為:一個 8比特數(shù)系統(tǒng)可以產生 256種不同的組合 (0至 255 ,其中前 128種組合(0至 127表示正數(shù),而后 128種組合(128至 255表示負數(shù)。無符號數(shù)的 0至 255對應于有符號數(shù)的 -1至 -128和 0至 +12

39、7。 假設 0至 255按順時針方向組成一圓周,則正數(shù)應從 0向順時針的方向數(shù),而負 數(shù)應從 0向逆時針的方向數(shù)。因此,對一個正數(shù)的二進制碼取反加 1則得到相應 負數(shù)的二進制碼。正數(shù)的最高位均為 0而負數(shù)的最高位均為 13。如表 3-1所示。表 3-1 無符號數(shù)與有符號數(shù)的對應關系 頂層模塊源代碼/頂層模塊module top(clk, /系統(tǒng)時鐘rst, /復位en, /使能信號data_in, /1bit信號輸入data_out, /16QAM信號輸出DA TA_I, /I路對應的量化值DA TA_Q; /Q路對應的量化值input clk,rst,en;input data_in;out

40、put signed17:0 data_out;output signed 3:0 DATA_I,DATA_Q;wire clk_dds; /DDS塊的輸入時鐘wire clk_100; /100kbswire clk_400; /25kbswire 3:0 data1;wire 3:0 data2;clk clkqam(.clk_sys(clk,.rst(rst,.clk_dds(clk_dds,.clk_100(clk_100,.clk_400(clk_400;shift shiftqam(.clk_in(clk_100,.clk_out(clk_dds,.data_in(data_in,

41、.rst(rst,.en(en,.data_out(data1;diff diffqam(.clk(clk_dds,.rst(rst,.data_in(data1,.data_out_i(DATA_I,.data_out_q(DATA_Q,.data(data2;add addqam (.clk_dds(clk_dds,.rst(rst,.en(en,.data(data2,.dataout(data_out;Endmodule第二節(jié) 串 /并轉換模塊1bit 的數(shù)據(jù)送過來后,通過串并變換,將輸入的第一個數(shù)據(jù)同它后面的三個 數(shù)據(jù)同時輸出,形成 4bit 的并行信號。串 /并轉換模塊有五個輸入端

42、口和一個輸出端口。 系統(tǒng)首先將輸入的第一個數(shù) 據(jù)同它后面的三個數(shù)據(jù)同時輸出,然后形成 4bit 的并行信號輸出。實際運行中各路信號經(jīng)串并轉換之后,并行輸出的每一路碼元傳輸速率降為 了原來的四分之一,這也正是實際運應中所要求的。和假設不同的是每一路輸出 信號前邊都多了一個 0碼元單位,這是由于延遲模塊所造成的。當然它們在這里 同時被延遲了一個單元,但對后面各種性能的研究是不會造成影響的。串 /并轉換模塊源代碼/串 /并轉換模塊module shift (clk_in, /寫入信號的時鐘clk_out, /輸出信號的時鐘data_in, /輸入信號data_out, / 輸出信號rst,en;in

43、put clk_in,clk_out,rst,en;input data_in;output reg 3:0 data_out;reg 3:0 dout;always (posedge clk_in or posedge rstbeginif(rstbegindout<=0;endelsebeginif(en begindout<=dout2:0,data_in;endelsedout<=dout;endendalways (posedge clk_out or posedge rstbeginif(rstdata_out<=0;elsedata_out<=dou

44、t;endendmodule第三節(jié) DDS 載波和線性加法器模塊首先制作正弦發(fā)生器內存數(shù)據(jù), 即 LPM_ROM宏模塊所需的用于存放正弦波 的波形數(shù)據(jù)表。 Quartus II 軟件能利用的 ROM 宏單元初始化文件格式為 *.mif, mif 文件有兩種生成方式,第一種是在 Quartus II 主界面下選擇 File-New-Other Files-Memory Initialization file ,彈出 ROM 數(shù)據(jù)編輯對話框,然后編輯對話框中 ROM 地址對應的數(shù)據(jù)值來生成 mif 文件, 第二種方法是由程序自動生成。 這里用C 語言編寫了一個生成具有 256個數(shù)據(jù), 數(shù)據(jù)寬度為

45、8的程序。 將 C 程序編譯后, 在 DOS 環(huán)境下進入 C 工程所在文件夾,鍵入如下命令:工程 1>sine.mif 即可生 成 sine.mif 的數(shù)據(jù)文件, 再參照 *.mif文件的頭尾格式, 添加圖 3.2所示的頭和尾。 圖 3.2 mif 數(shù)據(jù)文件頭尾格式DDS 是現(xiàn)代信號處理中一項關鍵的的數(shù)字化技術, DDS 是直接數(shù)字頻率合成 的縮寫, 相比傳統(tǒng)的頻率合成器 DDS 具有低成本, 低功耗, 高分辨率和轉換時間 快等特點,廣泛應用在電信與電子儀器領域,是實現(xiàn)設備全數(shù)字化的一個關鍵技 術。一塊 DDS 一般包括頻率控制寄存器, 高速相位累加器和正弦計算器三個部分, 頻率控制寄存

46、器可以串行或并行的方式裝載并寄存用戶輸入的頻率控制碼;而相 位累加器根據(jù) dds 頻率控制碼在每個時鐘周期內進行相位累加, 得到一個相位值; 正弦計算器則對該相位值計算數(shù)字化正弦波幅度 (芯片一般通過查表得到 。 DDS 芯片輸出的一般是數(shù)字化的正弦波, 因此還需經(jīng)過高速 D/A轉換器和低通濾波器 才能得到一個可用的模擬頻率信號。DDS 有如下優(yōu)點:1、頻率分辨率高,輸出頻點多,可達 2的 N 次方個頻點 (N為相位累加器位 數(shù) ;2、頻率切換速度快,可達 us 量級;3、頻率切換時相位連續(xù);4、可以輸出寬帶正交信號;5、輸出相位噪聲低,對參考頻率源的相位噪聲有改善作用;6、可以產生任意波形;7、全數(shù)字化實現(xiàn),便于集成,體積小,重量輕。在各行各業(yè)的測試應用中,信號源扮演著極為重要的作用。但信號源具有許 多不同的類型,不同類型的信號源在功能和特性上各不相同,分別適用于許多不 同的應用。目前,最常見的信號源類型包括任意波形發(fā)生器,函數(shù)發(fā)生器, RF 信號源, 以及基本的模擬輸出模塊。 信號源中采用 DDS 技術在當前的測試測量行 業(yè)已經(jīng)逐漸稱為一種