適用于10100Base-T以太網(wǎng)的低抖動頻率綜合器_圖文

1、第 26卷 第 8期 2005年 8月半 導(dǎo) 體 學(xué) 報CHIN ESE J OURNAL OF SEMICONDUCTORSVol. 26 No. 8Aug. ,20052004212217收到 ,2005202214定稿2005中國電子學(xué)會適用于 10/100B ase 2T 以太網(wǎng)的低抖動頻率綜合器陸 平 王 彥 李 聯(lián) 任俊彥(復(fù)旦大學(xué)專用集成電路與系統(tǒng)國家重點實驗室 , 上海 200433摘要 :設(shè)計了一種用于 10/100Base 2T 以太網(wǎng)收發(fā)器的頻率綜合器電路 . 該電路自適應(yīng)工作在 10和 100Mbps 兩種 模式下 , 并能自由切換 . 電路采用 cascode 電流源

2、 、 差分對稱負(fù)載延遲單元等優(yōu)化結(jié)構(gòu) , 使時鐘輸出具有良好特性 , 且能兼具 DLL 功能 , 同時滿足發(fā)送電路上升下降斜率控制和時鐘恢復(fù)電路對于多相時鐘的需要 , 避免額外的功耗 和面積 . 在一定測試環(huán)境下 , 晶振的 cycle 2cycle 抖動 約為 25ps , 輸出時鐘分頻后的 25M Hz 測試時鐘信號的 僅為22ps. 測試結(jié)果表明 , 時鐘發(fā)生電路具有良好的工藝穩(wěn)定性和較強的抑制噪聲能力 , 滿足發(fā)送和接收電路對于時鐘性能的要求 . 芯片采用 SMIC 0135m 的標(biāo)準(zhǔn) CMOS 工藝 , 電源電壓為 313V. 關(guān)鍵詞 :以太網(wǎng) ; 頻率綜合器 ; 時鐘抖動EEACC

3、 :1205; 1230; 1280中圖分類號 :TN492 文獻(xiàn)標(biāo)識碼 :A 文章編號 :025324177(2005 08216402061 引言在 10/100/1000Base 2T 自適應(yīng)以太網(wǎng)芯片中 , 時鐘發(fā)生電路和時鐘恢復(fù)電路是關(guān)鍵 :時鐘發(fā)生電 路用于提供發(fā)送電路中數(shù)字控制模塊 、 ROM 和數(shù)模轉(zhuǎn)換器 (DAC 所需的同步時鐘 , 時鐘信號的性能 直接影響發(fā)送信號的性能 ; 而時鐘恢復(fù)電路則用于 提供接收電路中的模數(shù)轉(zhuǎn)換器 (ADC 、 數(shù)字均衡器 以及其他數(shù)字模塊的同步時鐘 . 恢復(fù)時鐘的性能將 直接影響接收信號的信噪比 (SN R , 從而決定數(shù)據(jù) 恢復(fù)的誤碼率 . 本

4、文設(shè)計的頻率綜合器為發(fā)送和接 收電路提供基本時鐘信號 .應(yīng)用于以太網(wǎng)收發(fā)電路的頻率綜合器的核心部 分是電荷泵型鎖相環(huán) . 發(fā)送電路需要 8個相位 , 相鄰 相位間隔為 015ns 的時鐘控制 DAC 電流開關(guān)實現(xiàn) 精確的上升 /下降時間 1; 接收器的數(shù)據(jù)時鐘恢復(fù)電 路至少需要 16個等相位間隔的時鐘進(jìn)行相位選擇 . 為了簡化設(shè)計 , 節(jié)省功耗 , 避免額外的延遲鎖定環(huán) DLL 的設(shè)計和應(yīng)用 2, 在保證了良好性能的同時 , VCO 直接設(shè)計成 8級差分結(jié)構(gòu) 16相時鐘輸出 . 本文中的電路與典型鎖相環(huán)相比 , 不僅能靈活兼容 10和 100Mbp s 兩種模式 , 還能將 DLL 的功 能并

5、 入 PLL , 大大簡化了電路 , 節(jié)約了功耗和面積 , 從而為發(fā)送電路的邊沿控制提供更為簡單便利的前提條件 .2 系統(tǒng)結(jié)構(gòu)如前所述 , 該頻率綜合器同時為發(fā)送和接收電 路提供基準(zhǔn)時鐘和相位選擇時鐘 , 因此必須同時滿 足二者的性能要求 . 因為 10Mbp s 模式的要求相對 較低 , 一般將 100Mbp s 的對性能的要求作為設(shè)計重 點 . 在這種模式中 , 相鄰相位之間時間間隔 t =8ns/16=500p s. 根據(jù)時鐘數(shù)據(jù)恢復(fù)的數(shù)字算法的仿真 , 抖動要求約為 2%3%3baud =160240p s (peak 2peak , 遠(yuǎn)小于 t , 滿足此條件的時鐘信號亦 能很好保證

6、相位選擇的單調(diào)性 . 該頻率綜合器自適 應(yīng)工作在 10和 100Mbp s 兩種模式 , 由選通控制信 號 sel10100自由切換 ; 輸入晶振為 25M Hz , 輸出主時鐘 clk 125M (或 clk 100M . 在 10Mbp s 模式 下還輸出 10和 20M Hz 兩個頻率的時鐘信號用于 時鐘恢復(fù) . 每種模式下都有 16相對應(yīng)頻率的時鐘輸 出 , 用于發(fā)送端 DAC 電流源控制發(fā)送波形和接收 端的數(shù)據(jù)時鐘恢復(fù) .在 10/100Base 2T 中 , 發(fā)送電路傳輸波形的形成 直接取決于頻率綜合器送入的 8相固定相位時鐘 (1000Base 2T 中則為動態(tài)選擇 , 如果輸出

7、主時鐘的相位為 p hase1, 則該 8相時鐘 較之 相位 滯后 , 為p hase5p hase12, 如圖 1所示 . 這 8相時鐘的選擇 雖然不需要十分嚴(yán)格 , 但也必須遵循發(fā)送電路設(shè)計 的時序要求 . 主時鐘采樣數(shù)據(jù)后會送入 latch 鎖存 , 8相數(shù)據(jù)整形時鐘對鎖存的數(shù)據(jù)進(jìn)行采樣 , 控制 DAC 電流開關(guān)保證 ML T3編碼的精確邊沿 . 在采 樣過程當(dāng)中不允許數(shù)據(jù)跳變 , 同時考慮各數(shù)據(jù)通路 的延遲和器件的建立保持時間 ,8相時鐘的選取有 一定范圍要求. 圖 1 頻率綜合器系統(tǒng)框圖Fig. 1 Block diagram of f requency synthesizer接收

8、電路需要全部 16相時鐘為 CDR 和 ADC時鐘提供動態(tài)選擇 . 這里對時鐘電路較高的要求是 毛刺的消除 . 無論用哪一相時鐘控制觸發(fā)器 , 在遇到 該時鐘本身和其相鄰時鐘跳變選擇時 , 時鐘觸發(fā)前 后電平相反 , 由于器件延時的存在 , 使得輸出時鐘不 會平滑過渡 , 而有一個毛刺 . 毛刺的存在對于邊沿觸 發(fā)電路會產(chǎn)生不良的影響 , 必須消除 . 因此在 CL K MU X 模塊中采用一個簡單的邏輯處理 , 用當(dāng)前時鐘和下一刻待選相鄰時鐘相 “ 與”(上升沿情況 作為 使能信號 , 使能為 “ 1” 時允許時鐘切換 , 保證了時鐘 跳變前后電平的一致 , 有效消除毛刺 , 使接收電路能

9、夠正常工作 , 如圖 2所示 .所有時鐘都由關(guān)鍵模塊 PLL 產(chǎn)生 . 其結(jié)構(gòu)框圖和工作 原理 如圖 1所示 :鑒相 器 PFD 對 輸 入 的 25M Hz 的晶振時鐘和 VCO 分頻后得到的反饋信 號進(jìn)行比較 , 產(chǎn)生相位誤差信號 U P 和 DN ; 相位誤 差信號控制電荷泵的電流鏡開關(guān) , 對二階的低通濾 波器進(jìn)行充放電 , 濾除高頻分量和噪聲后 , 產(chǎn)生壓控 振蕩器的控制電壓 , 調(diào)節(jié) VCO 的振蕩頻率和相位 , 經(jīng)過反饋后與晶振時鐘繼續(xù)相位比較 , 直至鎖定 . 100Mbp s 模式采用 4B5B 編碼需要 125M Hz 的時鐘 , 反饋回路采用 5分頻器 ; 而在 10Mb

10、p s 模式下高 頻的發(fā)送時鐘用于從 ROM 中讀取數(shù)據(jù) , 每個周期 (100ns 讀取 10個點 , 所以 VCO 輸出 100M Hz 時 鐘 , 并通過一個 4分頻器反饋回 PFD , 同時 100M Hz 時鐘經(jīng)過分頻產(chǎn)生 20和 10M Hz 的時鐘 .用于時鐘恢復(fù)電路和發(fā)送電路的 16個同頻等 相位間距的時鐘由 VCO 直接產(chǎn)生 , 省掉一個 DLL (如圖 3 , 節(jié)約了面積 , 降低了功耗 , 但同時增加了 PLL 性能設(shè)計的難度 . 一般對于多相位的實現(xiàn) , 為 了保證 PLL 的時鐘抖動性能 , 宜外拖 DLL 或者采 用內(nèi)插的方法 . 因為過長的延遲單元鏈 , 會引入過

11、多 的熱噪聲和閃爍噪聲在環(huán)內(nèi)的積累 . 在本設(shè)計中 , 權(quán) 衡系統(tǒng)性能要求和設(shè)計代價 , 增加了 VCO 延遲單 元的設(shè)計數(shù)目 , 以直接從 PLL 中抽取 16相時鐘 . 同 時 , 更仔細(xì)地設(shè)計和優(yōu)化 VCO 的結(jié)構(gòu)與性能 , 采用 差分結(jié)構(gòu)的延遲單元來更好地抑制噪聲 3,4. 采用 這種延遲單元還有一個更重要的考慮 , 就是兼容更 多相位輸出 , 這也是千兆以太網(wǎng)接收均衡算法性能 改進(jìn)的一個重要前提 .3 頻率綜合器電路設(shè)計3. 1 鑒頻鑒相器和電荷泵本文采用了基于 D 觸發(fā)器 (DFF 結(jié)構(gòu)的鑒頻 鑒相器 5. 當(dāng)輸入的參考時鐘相位和反饋時鐘相位 一致時 , PFD 會輸出一個很窄的脈

12、沖 .如果此脈沖 圖 2 時鐘毛刺的產(chǎn)生和消除Fig. 2 G eneration and cancelation of clock spur 圖 3 多相位實現(xiàn) (a PLL +DLL 方法 ; (b PLL 方法Fig. 3 Multi 2phase realization (a PLL +DLL method ; (b Only PLL method寬度無法開啟電荷泵的電流開關(guān) , 時鐘信號間的微小相差將無法辨別 ,PFD 增益會存在“ 死區(qū)” , 導(dǎo)致鎖相 環(huán)鎖定時存在靜態(tài)相差 . 為去除 “ 死區(qū)” 效應(yīng) , 在 PFD 的復(fù)位端增加了幾級延遲單元 , 以增加 UP 和 DOWN 的

13、導(dǎo)通脈寬和驅(qū)動能力 , 使輸入時鐘信號相差為 0時 產(chǎn)生的輸出脈沖恰好使電荷泵微導(dǎo)通 , 但是如果電荷 泵充放電的電流不嚴(yán)格匹配 , 這個增加的脈沖寬度反 而會影響電路的靜態(tài)相差 , 進(jìn)而進(jìn)一步影響倍頻輸出 的時鐘抖動 . 如公式 (1 所示 , 在電流不匹配時 , t open 越 大則靜態(tài)相差越明顯 . 因此對于鑒相器的死區(qū)處理不 能過當(dāng) , 應(yīng)該和電荷泵的匹配度協(xié)調(diào)考慮 , 并通過仿 真達(dá)到最優(yōu)的設(shè)計結(jié)果 .鑒頻鑒相器輸出的 DOWN 和 U P 信號控制電 荷泵 (如圖 4 的上 、 下兩路電流源對濾波電路充 、 放 電 . 為解決節(jié)點 N1和 N2在每次開關(guān)活動后電壓跳變引起 vct

14、rl 電壓的抖動 , 加入 S3和 S4互補開關(guān)和一個單位增益放大器 , 有效地消除了開關(guān)活動引起 的電荷重新分配 . 此外 , 為抵消 MOS 開關(guān)柵漏 、 柵 源寄生電容的影響以及電荷注入效應(yīng) , 在每個開關(guān) 上下各增加一個 dummy 管 (Md1Md4 , 尺寸均為 開關(guān)管的一半 . 以下半通路為例 :當(dāng) U P =“ 1” 時 ,S1導(dǎo)通 ,Md3,Md4關(guān)閉 , S1管中形成溝道 . 當(dāng) U P 由 “ 1” 變?yōu)?“ 0” 的瞬間 , 由于 MOS 管存在寄生電容 C1, 為了維持 C1兩極板壓差不變 , vct r 電壓會瞬間跳 動 . 但是在 dummy 管寄生電容 C2的作

15、用下 , 使得 vct rl 又向相反方向跳動 , 兩者抵消 , 減小了控制電 壓的紋波 . 從溝道形成的角度分析 ,dummy 管能有 效吸收 (或放出 開關(guān)管溝道形成所放出 (或吸收 的 電荷 , 令節(jié)點 vctrl 對外沒有多余的吸放電流 (荷 . 圖 4 電荷泵電路Fig. 4 Circuit of charge pump 設(shè)計時注意了上 、 下兩支電流源的嚴(yán)格匹配 . 設(shè)環(huán)路穩(wěn)定工作時上下電流同時導(dǎo)通時間為 t open , 則 該段時間產(chǎn)生的電荷累積為 :|I 1-I 2|t open . 如兩路 電流值不同 , 環(huán)路鎖定時就會存在一定的靜態(tài)相 差 :T×(I min-1

16、 (1其中 I max 和 I min 分別表示上 、 下兩支電流源中電流 較大的一支和較小的一支 . 本設(shè)計中 , 基準(zhǔn)電流受溫 度和電源電壓波動的影響很小 . 電荷泵中 cascode第 8期 陸 平等 : 適用于 10/100Base 2T 以太網(wǎng)的低抖動頻率綜合器電流鏡也具有好的恒流特性 , 因此該電荷泵具有很穩(wěn)定的增益特性 . 3. 2 壓控振蕩器由偏置生成電路 、 壓控延遲單元以及雙端轉(zhuǎn)單 端電路組成的 VCO 在 100和 10Mbp s 模式下分別 工作在 125和 100M Hz. 根據(jù)系統(tǒng)需要 , 采用了 8級 延遲單元 , 增加了時鐘抖動抑制的難度 . 因此采用差 分對稱

17、負(fù)載的優(yōu)化結(jié)構(gòu) , 精細(xì)地設(shè)計一個在 T T 75 情況下振蕩頻率范圍為 50230M Hz 的低噪 聲壓控振蕩器 .雖然用 PLL 實現(xiàn)了多相位時鐘 , 但是 16相時 鐘對于發(fā)送與接收端的參考晶振存在頻差情況下的 均衡計算是不夠的 . 為了今后進(jìn)一步改善接收性能 , 提高收斂性 , 應(yīng)該采用更精細(xì)的時鐘相位間隔 . 但正 如前面分析 , 過多的相位不能由 PLL 來提供 , 而設(shè) 計 DLL 則浪費太多的功耗和面積 . 只有采用內(nèi)插的 方法來動態(tài)實現(xiàn)均衡的相位選擇才是最優(yōu)的辦法 . 對于對稱負(fù)載結(jié)構(gòu)的差分延遲單元 , 內(nèi)部節(jié)點類似 于正弦信號的傳遞 , 使得其具有線性內(nèi)插的良好特 性 .

18、這也是選擇該結(jié)構(gòu)的一個很重要的考慮 . 內(nèi)插單 元如圖 5所示 . 由公式 (2 可知 , 對于兩個有相差的 信號 , 通過控制電流開關(guān)的比值 , 可以調(diào)節(jié)輸出相位 在兩個輸入之間線性內(nèi)插. 圖 5 延遲單元對應(yīng)的內(nèi)插單元Fig. 5 Corresponding interpolator of delay cell令 clk =sin t ,clk delay =sin(t +(歸一 化 :A sin t +B sin (t += A +B co s 2+(B sin 2sin (t +; =sin (t +arctanA +B cos(2其中 tan ; =A +B cos, 當(dāng)相位差 很小

19、時 , 有 :lim 0sin =1; lim 0arctan =1A sin t +B sin (t + A +B cos 2+(B sin 2sin (t +A +B(3這里 A 和 B 是由單元中 NMOS 偏置管上方數(shù)字 互補開關(guān)控制的系數(shù) . 雖然它們和開關(guān)的數(shù)目不是 完全線性的關(guān)系 , 但是在輸出電壓變化時電流也并 不與開關(guān)完全成比例變化 , 在實際仿真中能夠得到 較均勻的內(nèi)插結(jié)果 .對稱負(fù)載結(jié)構(gòu)如圖 6(b 所示 , 它是對二極管負(fù)載和線性負(fù)載的改進(jìn) , I 2V 特性曲線以 (V ds /2, I ds /2 為中心對稱 , 如圖 6(c 所示 . 共模噪聲通過電路非線性引入的

20、一階和高階奇次項的差模噪聲將被抵 消 , 削弱了電源和襯底耦合的共模噪聲的影響 . 同 時 , 在偏置電路 (圖 6(a 中采用了和延遲單元結(jié)構(gòu) 相同的半復(fù)制單元 , 所以延遲單元的動態(tài)輸出范圍 由半復(fù)制單元的輸出電壓 V bp 決定 . 對于線性負(fù)載 , 振蕩器的工作頻率變化范圍將有很大改善 . 對于確 定級數(shù)的壓控振蕩器來說 , 增益 K VCO 近似由壓控管 M1的寬長比 、 延遲級的等效電容 C equ 決定 . 在 T T 75 情況下 VCO 控制電壓的線性范圍為 1213V , 線性增益約為 120M Hz/V. 3. 3 環(huán)路濾波參數(shù)當(dāng)電 荷 泵 電 路 和 壓 控 振 蕩 器

21、 的 增 益 K PD 和K VCO 確定以后 , 決定環(huán)路整體性能的重要參數(shù)環(huán)路帶寬和阻尼系數(shù)就取決于環(huán)路濾 波器 的傳遞 函 數(shù) 6. 它決定了環(huán)路的穩(wěn)定性 、 穩(wěn)態(tài)相差 、 瞬態(tài)響應(yīng) 速度 、 捕獲速度 、 噪聲抑制能力和抖動特性等 .由于輸入?yún)⒖夹盘栐礊轭l率精確的晶振時鐘 ,輸入噪聲相對于 VCO 的噪聲為次要噪聲源 . 為了 更好地抑制該噪聲 , 開環(huán)時的單位增益帶寬 f u 取得 較大 (2M Hz , 略小于 25M Hz 的晶振輸入頻率的 1/107 . 同時為了環(huán)路能夠較快達(dá)到穩(wěn)定 , 阻尼系數(shù)取 1, 零點為 f z 4×f u =015M Hz. 濾波器采用二階

22、無源低通濾波器 , 其零點和阻尼系數(shù)分別為 :z =RC(53461半 導(dǎo) 體 學(xué) 報 第 26卷=2×2N (6由 I cp =50A , K VCO =120M Hz/V , N =5, 經(jīng)過計算 后濾波器的參數(shù)值 :R 1=10k , C 1=30p F ; 取 :C 2=20=115p F , 此時環(huán)路的相位裕度為 65°. 圖 6 VCO 具體電路結(jié)構(gòu) (a 半復(fù)制偏置電路 ; (b 對稱負(fù)載差分延遲單元 ; (c 延遲單元的 I 2V 特性Fig. 6 Circuit of VCO (a Half 2buffer replica ; (b Differentia

23、l buffer delay stage with symmetric loads ; (c I 2V characteristic4 測試結(jié)果 圖 7為該頻率綜合器芯片的照片 . 根據(jù) sel10100信號的 “ 0” , “ 1” 選擇切換電路工作在 100和 10Mbp s 兩種模式 , 兩種模式的輸出時鐘波形很好 . 對 100Mbp s 模式下輸出的 25M Hz 分頻信號進(jìn)行了 抖動分析 . 在 cycle 2cycle 測試條件下 , 測出晶振的絕 對抖動 25p s , 此時該 25M Hz 時鐘信號的絕對抖動平均 為 =22p s ,Jitter peak 2peak =13

24、6p s ±3<160p s , 很 好 地 滿 足 了 對 系 統(tǒng) 性 能 的 要 求 . 而 10Mbp s 模式下也能夠輸出正確的時鐘頻率 . 測試波形如圖 8,9所示 . 其中圖 8(a , (b 分別為兩種模式下輸出時鐘 :(a 圖時間坐標(biāo)為 2ns/格 , 時鐘周期 為 40ns (25M Hz ; (b 圖時間坐標(biāo)為 4ns/格 , 時鐘 周期為 50ns (20M Hz 和 100ns (10M Hz . 圖7 PLL 芯片照片F(xiàn)ig. 7 Picture of PLL圖 8 時鐘輸出波形 (a 100Base 2T 輸出 25M Hz 時鐘 ; (b 10Ba

25、se 2T 輸出 20和 10M Hz 時鐘Fig. 8 Waves of clock output (a 25M Hz clock of 100Base 2T ; (b20and 10M Hz clock of 100Base 2T圖 9 100Base 2T 25M Hz 時鐘瞬時抖動Fig. 9 Clock Jitter of 25M Hz at 100Base 2T4461第8期 5 結(jié)論 er on CDR so t hat additional power and area are saved. U nder some testing circumstance , of volta

26、ge cont rol o scillato r jitter cycle2cycle is o nly 22p s wit h of reference clock jitter cycle2cycle 25p s. The testing result s p rove t hat t he f requency synt hesizer has 確地輸出 100 或 125M Hz 的精準(zhǔn) 16 相時鐘 , 并能 兼容內(nèi)插的設(shè)計 . 該頻率綜合器輸出的時鐘具有較 小的時鐘抖動及較好的溫度和工藝穩(wěn)定性 . 芯片測 試中 ,各輸出管腳均輸出波形良好的時鐘 . 在 cycle2 cycle 情

27、況下 , 輸出抖動 ±3 = 132p s (J it terpeak2peak = 136p s . 所以 ,該電路是一個能夠為快速以太網(wǎng)甚至 千兆以太網(wǎng)收發(fā)電路提供精準(zhǔn)時鐘的頻率綜合器電 路. 參考文獻(xiàn) 1 Han Yifeng ,Li Qiang , Gu Canghai ,et al . A novel t ransmitter 本文設(shè)計的頻率綜合器能夠自適應(yīng)地工作在 10/ 100Base2 T 收發(fā)器中 , 靈活兼容 10 和 100Mbp s 兩種模式 , 并通過精細(xì)設(shè)計 , 將 DLL 的功能并入 PLL ,簡化了電路 ,節(jié)約了面積 ,同時降低了功耗 . 正 Key

28、words : et hernet ; f requency synt hesizer ; clock jitter EEACC : 1205 ; 1230 ; 1280 Article ID : 025324177 ( 2005 0821640206 10Mbp s or 100Mbp s mode and co nvert f reely f rom o ne mode to anot her. Cascode current so urces and differential delay cells are adopted to guarantee good perfo rmance.

29、The circuit meet s t he requirement s of bot h t ransmitter o n rising/ falling time and receiv2 signed wit h SM IC 01 35 m standard CMOS technology and a power supply of 31 3V. Received 17 December 2004 ,revised manuscript received 14 February 2005 good p rocessing stability and rejectio n to vario

30、us noises. It wo rks well fo r bot h t ransmitters and receivers. The circuit is de2 2005 Chinese Instit ute of Elect ronics Abstract : A f requency synt hesizer applied to a 10/ 100Base2 T et hernet t ransceiver is described. It can wo rk adaptively in eit her a A 31 3 V Lo w Jitter Frequency Synthesizer f or a Fast Ethernet Transceiver 2 L u Ping , Wang Yan , Li Lian , and Ren J unyan ( S t ate Key L aboratory of A S I C & S ystem , Fu dan Uni versit y , S hang hai 200433 , Chi na 陸 平等 : 適用于 10/ 100Base2 T 以太網(wǎng)的低抖動頻率綜合器 1996