EDA-VerilogHDL期末必考試題

1、一、填空題（10分,每小題1分）1. 用EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的目標(biāo)是最終完成 ASIC 的設(shè)計(jì)與實(shí)現(xiàn)。2. 可編程器件分為 FPGA 和 CPLD 。3.隨著EDA技術(shù)的不斷完善與成熟， 自頂向下的設(shè)計(jì)方法更多的被應(yīng)用于Verilog HDL設(shè)計(jì)當(dāng)中。4.目前國際上較大的PLD器件制造公司有 Altera 和 Xilinx 公司。5.完整的條件語句將產(chǎn)生 組合 電路，不完整的條件語句將產(chǎn)生時(shí)序 電路。6.阻塞性賦值符號(hào)為 = ，非阻塞性賦值符號(hào)為 <= 。 二、選擇題 (10分，每小題2分)1. 大規(guī)?？删幊唐骷饕?FPGA、CPLD兩類，下列對(duì)FPGA結(jié)構(gòu)與工作原理的描述中，

2、正確的是 C 。 AFPGA全稱為復(fù)雜可編程邏輯器件；BFPGA是基于乘積項(xiàng)結(jié)構(gòu)的可編程邏輯器件；C基于SRAM的FPGA器件，在每次上電后必須進(jìn)行一次配置；D在Altera公司生產(chǎn)的器件中，MAX7000系列屬FPGA結(jié)構(gòu)。2. 基于EDA軟件的FPGA / CPLD設(shè)計(jì)流程為：原理圖/HDL文本輸入 綜合 _ _ 適配編程下載硬件測(cè)試。正確的是 B 。功能仿真時(shí)序仿真邏輯綜合配置分配管腳 ABCD3. 子系統(tǒng)設(shè)計(jì)優(yōu)化，主要考慮提高資源利用率減少功耗（即面積優(yōu)化），以及提高運(yùn)行速度（即速度優(yōu)化）；指出下列哪些方法是面積優(yōu)化 B 。 流水線設(shè)計(jì)資源共享邏輯優(yōu)化串行化寄存器配平關(guān)鍵路徑法AB C

3、D4. 下列標(biāo)識(shí)符中，_A_是不合法的標(biāo)識(shí)符。A9moon BState0 C Not_Ack_0D signall5. 下列語句中，不屬于并行語句的是：_D_A過程語句 Bassign語句 C元件例化語句Dcase語句三、EDA名詞解釋（10分）寫出下列縮寫的中文含義：ASIC： RTL： FPGA： SOPC： CPLD： LPM： EDA： IEEE： IP： ISP：                四、簡(jiǎn)答題（10分）1. 簡(jiǎn)要說明仿真時(shí)阻塞賦值與非阻塞賦值的區(qū)別（本題4分）。2. 簡(jiǎn)述有限狀態(tài)機(jī)FSM分為

4、哪兩類？有何區(qū)別？有限狀態(tài)機(jī)的狀態(tài)編碼風(fēng)格主要有哪三種？FSM的三段式描述風(fēng)格中，三段分別描述什么？（本題6分）五、程序注解（20分,每空1分）module AAA ( a ,b ); output a ; input 6:0 b ; reg2:0 sum; integer i; reg a ; always (b) begin sum = 0; for(i = 0;i<=6;i = i+1) if(bi) sum = sum+1; if(sum2) a = 1; else a = 0; endendmodule 本程序的邏輯功能是： 。四、VerilogHDL語言編程題（1、2小題10

5、分，3小題20分） 要求：寫清分析設(shè)計(jì)步驟和注釋。1. 試用Verilog HDL描述一個(gè)帶進(jìn)位輸入、輸出的8位全加器。端口：A、B為加數(shù)，CI為進(jìn)位輸入，S為和，CO為進(jìn)位輸出2. 編寫一個(gè)帶異步清零、異步置位的D觸發(fā)器。端口：CLK為時(shí)鐘，D為輸入，CLK為清零輸入端，SET為置位輸入端；Q輸出端。3. 設(shè)計(jì)一個(gè)帶有異步復(fù)位控制端和時(shí)鐘使能控制端的10進(jìn)制計(jì)數(shù)器。端口設(shè)定如下：輸入端口：CLK：時(shí)鐘，RST：復(fù)位端，EN：時(shí)鐘使能端，LOAD：置位控制端，DIN：置位數(shù)據(jù)端；輸出端口：COUT：進(jìn)位輸出端，DOUT：計(jì)數(shù)輸出端。一、填空題（每空2分，共20分）1、 ASIC 2、 FPGA

6、 和 CPLD 。3、 自頂向下4、 Altera 和 Xilinx 5、 組合 時(shí)序 6、 = <= 二、選擇題 (10分，每小題2分)1、C 2、 B 3、B 4、 A 5、D 三、EDA名詞解釋（10分）ASIC 專用集成電路 RTL 寄存器傳輸級(jí)FPGA 現(xiàn)場(chǎng)可編程門陣列 SOPC 可編程片上系統(tǒng)CPLD 復(fù)雜可編程邏輯器件 LPM              參數(shù)可定制宏模塊庫EDA電子設(shè)計(jì)自動(dòng)化 IEEE              電子電氣

7、工程師協(xié)會(huì)IP 知識(shí)產(chǎn)權(quán)核 ISP                在系統(tǒng)可編程四、簡(jiǎn)答題（10分）1、簡(jiǎn)要說明仿真時(shí)阻塞賦值與非阻塞賦值的區(qū)別（本題4分）。答：非阻塞（non-blocking)賦值方式 ( b<= a)：b的值被賦成新值a的操作, 并不是立刻完成的，而是在塊結(jié)束時(shí)才完成；塊內(nèi)的多條賦值語句在塊結(jié)束時(shí)同時(shí)賦值；硬件有對(duì)應(yīng)的電路。阻塞（blocking)賦值方式 ( b = a)：b的值立刻被賦成新值a；完成該賦值語句后才能執(zhí)行下一句的操作；硬件沒有對(duì)應(yīng)的電路，因而綜合結(jié)果未知。2、 簡(jiǎn)述有限狀

8、態(tài)機(jī)FSM分為哪兩類？有何區(qū)別？有限狀態(tài)機(jī)的狀態(tài)編碼風(fēng)格主要有哪三種？FSM的三段式描述風(fēng)格中，三段分別描述什么？（本題6分）答：Mearly型，Moore型；前者與輸入與當(dāng)前狀態(tài)有關(guān)，而后者只和當(dāng)前狀態(tài)有關(guān)；Binary，Gray，One-Hot編碼；分別為狀態(tài)保存，狀態(tài)切換，輸出；五、程序注解（20分,每空1分）module AAA ( a ,b ); 定義模塊名為AAA，端口為a，b output a ; 定義a為輸出端口 input 6:0 b ; 定義b為輸出端口，b為7位二進(jìn)制數(shù) reg2:0 sum; sum為reg型變量，用于統(tǒng)計(jì)贊成的人數(shù) integer i; 定義整型變量i

9、為循環(huán)控制變量 reg a ; 定義a為寄存器變量 always (b) 過程語句，敏感變量為b begin 語句塊 sum = 0; sum初值為0 for(i = 0;i<=6;i = i+1) for語句，統(tǒng)計(jì)b為1的個(gè)數(shù) if(bi) 條件語句 sum = sum+1; 只要有人投贊成票，則 sum加1 if(sum2) a = 1; 若超過4人贊成，則表決通過 else a = 0; 若不到4人，則不通過 endendmodule 本程序的邏輯功能是： 7人投票表決器 。六、VerilogHDL編程題（1、2小題10分，3小題20分） 要求：寫清分析設(shè)計(jì)步驟和注釋。1.試用Ve

10、rilog HDL描述一個(gè)帶進(jìn)位輸入、輸出的8位全加器。端口：A、B為加數(shù)，CIN為進(jìn)位輸入，S為和，COUT為進(jìn)位輸出module add4v(a,b,ci,s,co); input3:0 a; input3:0 b; input ci; output3:0 s; output co; wire3:0 carry; function fa_s(input a,input b,input ci); fa_s = a b ci; endfunction function fa_c(input a,input b,input ci); fa_c = a & b | a & ci |

11、 b & ci; endfunction assign s0 = fa_s(a0,b0,ci); assign carry0 = fa_c(a0,b0,ci); assign s1 = fa_s(a1,b1,carry0); assign carry1 = fa_c(a1,b1,carry0); assign s2 = fa_s(a2,b2,carry1); assign carry2 = fa_c(a2,b2,carry1); assign s3 = fa_s(a3,b3,carry2); assign co = fa_c(a3,b3,carry2);endmodule2.編寫一個(gè)帶異步清零、異步置位的D觸發(fā)器。3.設(shè)計(jì)一個(gè)帶有異步復(fù)位控制端和時(shí)鐘使能控制端的10進(jìn)制計(jì)數(shù)器。mdule CNT10 (CLK,RST,EN,LOAD,COUT,DOUT,DATA);input CLK ;input EN ;input RST ;input LOAD ;input 3:0 DATA ;output 3:0 DOUT ;output COUT ;reg 3:0 Q1 ;reg COUT ;assign DOUT = Q1;always (posedge CLK or negedge RST) beginif (!RST) Q1