十進(jìn)制可逆加減計(jì)數(shù)器(共7頁(yè))

1、精選優(yōu)質(zhì)文檔-傾情為你奉上時(shí)序電路邏輯設(shè)計(jì)實(shí)驗(yàn)人：周錚 班級(jí)：中法1202班 學(xué)號(hào)：U一 實(shí)驗(yàn)?zāi)康?.掌握用SSI實(shí)現(xiàn)簡(jiǎn)單組合邏輯電路的方法。2.掌握簡(jiǎn)單數(shù)字電路的安裝與測(cè)試技術(shù)。3.熟悉使用Verilog HDL描述組合邏輯電路的方法，以及EDA仿真技術(shù)。二 實(shí)驗(yàn)器件計(jì)算機(jī)，可編程實(shí)驗(yàn)板三 實(shí)驗(yàn)內(nèi)容十進(jìn)制加減可逆計(jì)數(shù)器設(shè)計(jì)功能要求：撥碼開關(guān)鍵SW1為自動(dòng)可逆加減功能鍵，當(dāng)SW1為HIGH時(shí)，計(jì)數(shù)器實(shí)現(xiàn)自動(dòng)可逆模十加減計(jì)數(shù)功能，即4個(gè)七段數(shù)碼管上幾乎同步顯示0123498701的模十自動(dòng)可逆加減計(jì)數(shù)結(jié)果；當(dāng)SW1為L(zhǎng)OW時(shí)，計(jì)數(shù)器按撥碼開關(guān)鍵SW0的選擇分別執(zhí)行加減計(jì)數(shù)功能。即當(dāng)SW0為HIG

2、H時(shí)，計(jì)數(shù)器實(shí)現(xiàn)模十加計(jì)數(shù)功能，即4個(gè)七段數(shù)碼管上幾乎同步顯示01234901的模十加計(jì)數(shù)結(jié)果；當(dāng)SW0為L(zhǎng)OW時(shí)，計(jì)數(shù)器實(shí)現(xiàn)模十減計(jì)數(shù)功能，即4個(gè)七段數(shù)碼管上幾乎同步顯示98710987的模十減計(jì)數(shù)結(jié)果。四 實(shí)驗(yàn)設(shè)計(jì)1.原理設(shè)計(jì)脈沖發(fā)生電路采用555定時(shí)器組成的多諧振蕩器振蕩產(chǎn)生周期為1s的矩形脈沖，從而為計(jì)數(shù)器提供觸發(fā)信號(hào)。其中，可以通過R1，R2，C來控制充放電的時(shí)間。加/減計(jì)數(shù)控制電路主要由74LS138構(gòu)成。74LS138芯片是常用的3-8線譯碼器，常用在單片機(jī)和數(shù)字電路的譯碼電路中，74LS138的引腳排列及真值表如圖計(jì)數(shù)單元電路主要由十進(jìn)制計(jì)數(shù)器74LS192構(gòu)成。74LS192

3、是同步十進(jìn)制可逆計(jì)數(shù)器，它具有雙時(shí)鐘輸入，并具有清除和置數(shù)等功能，其引腳排列圖如圖功能表如圖2.模擬仿真用Verilog HDL語(yǔ)言設(shè)計(jì)二通道數(shù)據(jù)選擇器實(shí)驗(yàn)程序如下：實(shí)驗(yàn)代碼module a( input clk, input SW1, input SW0, input clear, input reset, output reg3:0 s1_reg, output reg6:0 segdat_reg ); reg26:0 counter; reg3:0q; reg x; always(posedge clk) begin if(clear) begin s1_reg<=0; count

4、er<=0; end else counter<=counter+1; end always(posedge counter26) begin if (reset) begin q<=0; x<=0; end else begin case(SW1) 1'd1:begin case(x) 1'd0: begin if(q=4'd8) x<=1; q<=q+1; end1'd1: begin if(q=4'd1) x<=0; q<=q-1; end endcase end 1'd0:begin cas

5、e(SW0) 1'd0:begin if(q=4'd0) q<=4'd9; else q<=q-1; end 1'd1:begin if(q=4'd9) q<=4'd0;elseq<=q+1;endendcaseendendcaseendend always(q) / 數(shù)碼管顯示處理 begin case(q) 4'h0:segdat_reg = 7'b; /0 4'h1:segdat_reg = 7'b; /1 4'h2:segdat_reg = 7'b; /2 4'

6、;h3:segdat_reg = 7'b; /3 4'h4:segdat_reg = 7'b; /4 4'h5:segdat_reg = 7'b; /5 4'h6:segdat_reg = 7'b; /6 4'h7:segdat_reg = 7'b; /7 4'h8:segdat_reg = 7'b; /8 4'h9:segdat_reg = 7'b; /9 default:segdat_reg=7'b; /F endcaseendendmodule測(cè)試文件test代碼module

7、test;/ Inputsreg clk;reg SW1;reg SW0;reg clear;reg reset;/ Outputswire 3:0 s1_reg;wire 6:0 segdat_reg;/ Instantiate the Unit Under Test (UUT)a uut (.clk(clk), .SW1(SW1), .SW0(SW0), .clear(clear), .reset(reset), .s1_reg(s1_reg), .segdat_reg(segdat_reg); initial begin/ Initialize Inputsclk = 0;SW1 = 0

8、;SW0 = 1;clear = 1;reset = 1;/ Wait 100 ns for global reset to finish#100; / Add stimulus hereend endmodule管腳設(shè)置ucf文件代碼# PlanAhead Generated physical constraints NET "SW0" LOC = P11;NET "SW1" LOC = L3;NET "clear" LOC = K3;NET "clk" LOC = B8;NET "reset"

9、; LOC = B4;NET "segdat_reg0" LOC = M12;NET "segdat_reg1" LOC = L13;NET "segdat_reg2" LOC = P12;NET "segdat_reg3" LOC = N11;NET "segdat_reg4" LOC = N14;NET "segdat_reg5" LOC = H12;NET "segdat_reg6" LOC = L14;NET "s1_reg0" LOC = F12;NET "s1_reg1" LOC = J12;NET "s1_reg2" LOC = M13;NET "s1_reg3" LOC = K14;# PlanAhead Generated IO constraints