數(shù)電練習(xí)試題(有答案)

1、數(shù)字電路期末復(fù)習(xí)輔導(dǎo)2010年10月一、填空題1.(11011) 2= () 102.8421BCD碼的1000相當(dāng)于十進(jìn)制的數(shù)值 。3 .格雷碼特點(diǎn)是任意兩個相鄰的代碼中有 位二進(jìn)制數(shù)位不同。4 .邏輯函數(shù)的反演規(guī)則指出，對于任意一個函數(shù)F,如果將式中所有的 互換,互換，互換，就得到 F的反函數(shù) F。5 .二極管的單向?qū)щ娦允峭饧诱螂妷簳r ,外加反向電壓時 。6 .晶體三極管作開關(guān)應(yīng)用時一般工作在輸出特性曲線的 區(qū)和 區(qū)。7 . TTL三態(tài)門的輸出有三種狀態(tài)：高電平、低電平和 狀態(tài)。8 .集 電極開路門的英文縮寫為 門，工作時必須外加 和。9 . 一個2線4線譯碼器，其輸入端的數(shù)目與輸出端

2、數(shù)目相比較，后者較 。10 .輸出n位代碼的二進(jìn)制編碼器，一般有 個輸入信號端。11 .全加器是指能實(shí)現(xiàn)兩個加數(shù)和 三數(shù)相加的算術(shù)運(yùn)算邏輯電路。12 .時序邏輯電路的輸出不僅與 有關(guān)，而且與 有關(guān)。13 .與非門構(gòu)成的基本 RS鎖存器的特征方程是 ,約束條件是 。14 .時序邏輯電路中，按照觸發(fā)器的狀態(tài)是否同時發(fā)生變化可分為 和15 . JK觸發(fā)器當(dāng)J=K=時，觸發(fā)器Qn+1 = Qn。則該多諧振蕩器形成16 .用555定時器構(gòu)成的多諧振蕩器，若充放電回路中有電阻、電容, 的脈沖周期T%。17 . A/D轉(zhuǎn)換需要經(jīng)過 、和 四個步驟。18 .根據(jù)D/A轉(zhuǎn)換器分辨率1t算方法，4位D/A轉(zhuǎn)換器的

3、分辨率為 19 . DAC的轉(zhuǎn)換精度包括 和 。20 .為使采樣輸出信號不失真地代表輸入模擬信號，采樣頻率fs和輸入模擬信號的最高頻率fimax的關(guān)系是 021 .在A/D轉(zhuǎn)換時，將一個時間上連續(xù)變化的模擬量轉(zhuǎn)換為時間上離散的模擬量的過程稱22 .在A/D轉(zhuǎn)換中，用二進(jìn)制碼表示指定離散電平的過程稱為 。23 . CPLD的含義是。24 . MAX+PLUS II中用于仿真文件的編輯器是 。25 . MAX+PLUS II中采用圖形編輯器設(shè)計(jì)時的后綴名為 。26 .在MAX+PLUS II集成環(huán)境下，為圖形文件產(chǎn)生一個元件符號的主要用途是27 . VHDL語言中，定義設(shè)計(jì)的輸入輸出端口。28 .

4、 是VHDL語言的標(biāo)準(zhǔn)庫，包含了 VHDL語言中的標(biāo)準(zhǔn)包集合。29 . VHDL語言程序中，關(guān)鍵字實(shí)體的英文是 。30 . VHDL語言程序中，關(guān)鍵字結(jié)構(gòu)體的英文是 。31 . VHDL語言程序保存時的文件名必須與 相同。32 . F<=(A AND B)OR(NOT A AND NOT B)運(yùn)算的結(jié)果是 。33 . VHDL語言中，邏輯操作符 “NXOR的功能是 。二、選擇題1 .十進(jìn)制數(shù)85轉(zhuǎn)換為二進(jìn)制數(shù)為()A. 1001011 B , 1010011 C , 1100101 D , 10101012 .二進(jìn)制數(shù)11011轉(zhuǎn)換為十進(jìn)制數(shù)為（）A. 32 B . 27 C.64 D4

5、. 8421BCD碼110011. 001表示十進(jìn)制為（）A. 33.2 B , 51.0125 C . 63.2 D .51.25. 在下列一組數(shù)中，與 （111001）2相等的數(shù)是（）A. （34）16B. （65） 8C. （57）106. 下列數(shù)碼均代表十進(jìn)制數(shù)6,其中按余3碼編碼的是（A. 0110;B.1100;C. 10017. “異或”邏輯與以下哪種邏輯是非的關(guān)系（）A. “與”邏輯 B . “或”邏輯 C .“同或”邏輯8. F1 =bC bc與F2 =bc - bc兩函數(shù)的關(guān)系為（）A.相同 B.對偶 C.反函數(shù)9. n個變量，有多少個最小項(xiàng)（）A. 2n B . 2n C

6、. n10 .利用三極管的截止?fàn)顟B(tài)和什么狀態(tài)實(shí)現(xiàn)開關(guān)電路的斷開和接通（A.放大狀態(tài)B .擊穿狀態(tài)C .飽和狀態(tài)D11 . TTL門電路是采用以下什么設(shè)計(jì)的門電路（）A.雙極型三極管B .單極型 MOSfC .二極管128）導(dǎo)通狀態(tài)D .三態(tài)門14 .邏輯電路的分析任務(wù)是（）A.給定功能，通過一定的步驟設(shè)計(jì)出電路B .研究電路的可靠性C.研究電路如何提高速度D .給定電路，通過一定的步驟說明電路的功能15 .組合邏輯電路不含有（）A.記憶能力的器件B.門電路和觸發(fā)器 C .門電路 D .運(yùn)算器16 .常用的一種3-8線譯碼器是（）A. 74148 B , 74138 C . 7448 D , 7

7、4151 17.74138 是（）A.時序邏輯器件B .組合邏輯器件C .定時器件D .整形器件18.共陽型七段數(shù)碼管各段點(diǎn)亮需要（）A.高電平 B .接電源 C .低電平 D .接公共端 19.由門電路組成的全加器是（）A.時序邏輯器件B .組合邏輯器件C .脈沖邏輯器件D .以上答案都不正確20. TTL門電路的工作電源一般是（）A. 25 v B . +5V C . 3V-18V22 .輸入100Hz脈沖信號，要獲得10Hz的輸出脈沖信號需要用多少進(jìn)制計(jì)數(shù)器實(shí)現(xiàn)（）A. 100進(jìn)制 B . 10進(jìn)制 C . 50進(jìn)制 D . 5進(jìn)制23 .時序邏輯電路設(shè)計(jì)的任務(wù)是（）A.給定功能，通過一

8、定的步驟設(shè)計(jì)出時序電路B .研究電路的可靠性C.研究電路如何提高速度D .給定電路，通過一定的步驟說明電路的功能24 .計(jì)數(shù)器是（）A.時序邏輯器件B .組合邏輯器件C .定時器件 D .整形器件25 .以下何種電路具有記憶能力（）A.門電路 B .組合邏輯電路 C .時序邏輯電路D .多諧振蕩電路26 .時序邏輯電路一般可以分兩類，即（）A.組合邏輯電路和時序邏輯電路B .門電路和觸發(fā)器C.同步型和異步型D.模擬電路和數(shù)字電路28 .時序邏輯電路通常由門電路和（）組成。A. 存儲電路 B.寄存器 C.譯碼器29 .利用定時器555可以設(shè)計(jì)實(shí)現(xiàn)（）A.全加器B .多諧振蕩器C .寄存器 D .

9、譯碼器三、判斷題1.8421BCD碼是二十進(jìn)制碼。（）30 與邏輯是至少一個條件具備事件就發(fā)生的邏輯。（）31 L等于A和B的異或，其表達(dá)式是 L=A+R （）32 “同或”邏輯功能是兩個輸入變量 A、B相同時，輸出為1; A、B不同時，輸出為0。（）6.三態(tài)與非門的三個輸出狀態(tài)分別是高電平、低電平和接地狀態(tài)。（）7.OC門實(shí)現(xiàn)“線與”時必須要加上拉電阻。（）8.74LS是TTL低功耗肖特基系列產(chǎn)品。（）9 .實(shí)現(xiàn)兩個一位二進(jìn)制相加產(chǎn)生和數(shù)及進(jìn)位數(shù)的電路稱為全加器。（）10 .實(shí)現(xiàn)兩個一位二進(jìn)制數(shù)和低位進(jìn)位數(shù)相加產(chǎn)生和數(shù)及進(jìn)位數(shù)的電路稱為半加器。（）11 .譯碼器的輸入端是特定的輸入信號，輸出

10、端是二進(jìn)制代碼。（）13 .基本RS觸發(fā)器具有“不定”問題。（）14 .JK觸發(fā)器有保持功能，但無翻轉(zhuǎn)功能。（）15 .邏輯器件74161是集成寄存器。（）16 .計(jì)數(shù)器不能作為分頻器。（）17 .對于TTL門電路來說，如果輸入端懸空即代表輸入低電平。（）18 . ADC是將數(shù)字信號轉(zhuǎn)換成模擬信號的轉(zhuǎn)換電路。（）19 .集成D/A轉(zhuǎn)換器中，集成度是描述其性能參數(shù)的重要指標(biāo)之一。（）20 . D/A轉(zhuǎn)換器的位數(shù)越多，轉(zhuǎn)換精度越高。（）21 .雙積分型A/D轉(zhuǎn)換器的轉(zhuǎn)換精度高、抗干擾能力強(qiáng)，因此常用于數(shù)字式儀表中。（）22 .某CD音樂的頻率范圍是0.0220.0KHz , A/D轉(zhuǎn)換進(jìn)行采樣時，

11、則采樣頻率可選擇23 .7KHZ。（）23 .建立圖形編輯文件時，保存的路徑可以包含中文名。（）24 .相比FPGA, CPLD的單元數(shù)目多。（）25 .相比FPGA, CPLD的單元功能強(qiáng)。（）四、分析、設(shè)計(jì)、化簡題（一）將下列邏輯函數(shù)化簡成最簡與或表達(dá)式。（1） F1 = AB +ABD +AD +AF2（A, B,C,D）=三m（0,1,4,5,7,8,13,15）（2） F1 = ABC +AC +B +CF2（A, B,C,D） = im（0,2,5,7,8,10,13,15）（二）SSI邏輯電路的分析1 .分析組合邏輯電路圖，寫出F的邏輯函數(shù)表達(dá)式。C2 .分析下圖，試寫出 F的表

12、達(dá)式，并說明邏輯電路的功能。（三）譯碼器的應(yīng)用1.試用74LS138和門電路實(shí)現(xiàn)邏輯函數(shù) F = AB + AC + BC譯碼器的示意圖和功能表達(dá)式如下：選通時,Si=1, S2= 2=0;輸出低電平有效。44A）*% 必44均且14 , %當(dāng)月內(nèi)Y0Y1Y2Y3Y4Y5Y6Y774LS138A2 A1 A0 Q QQS1 S2 S32.下圖為3線一8線譯碼器74LS138的方框圖。圖中三個允許端 Si = 1、S2=S3=0時,譯碼器才能正常譯碼；輸入端的輸入代碼Y0Y1Y2Y3Y4Y5Y6Y7順序?yàn)锳2 Ai A0 ；輸出端Y0 Y 7輸出低電平有效。74LS138試用此二進(jìn)制譯碼器和與非

13、門實(shí)現(xiàn)函數(shù)A2AiA0e Q QS1ss3Y =ABC +A（B+C）,要求畫出連線圖。（四）觸發(fā)器的應(yīng)用1.觸發(fā)器電路如下圖所示，試根據(jù)圖中 并寫出Q的狀態(tài)方程。設(shè)觸發(fā)器的初始狀態(tài)均為CP、A的波形，對應(yīng)畫出輸出端0。Q的波形,Q2.觸發(fā)器電路如下圖所示，試根據(jù)圖中CP、D的波形，對應(yīng)畫出輸出端 Q的波形,并寫出Q的狀態(tài)方程。設(shè)觸發(fā)器的初始狀態(tài)均為0。1D1 C>C1 >-（五）計(jì)數(shù)器的應(yīng)用1 .已知74LS161是同步四位二進(jìn)制加法計(jì)數(shù)器，計(jì)數(shù)器功能見下表，試用置數(shù)法構(gòu)成七進(jìn)制加法計(jì)數(shù)器，要求寫出 LD的表達(dá)式；畫出連線圖。74LS161的功能表CPCRLDCTt CT p工作

14、狀態(tài)X 0 XXX 清零T 10 X X 預(yù)置數(shù)保持（包括1C狀態(tài)）0 保持（C=0）1 計(jì)數(shù)Q 0 Q1Q2Q3RDLDCP74LS161OcCTt CT p D0 D1 D2 D32 .已知74LS161是同步四位二進(jìn)制加法計(jì)數(shù)器，其功能表如表所示。試分析圖電路為幾進(jìn) 制計(jì)數(shù)器，要求（1）寫出LD的表達(dá)式；（2）指出進(jìn)制數(shù)；（3）畫出狀態(tài)轉(zhuǎn)換圖。CPCRLDCTtCTp工作狀態(tài)x0xXX清零T10XX預(yù)置數(shù)X1101保持（包括C狀態(tài)）X11X0保持（C=0）T1111計(jì)數(shù)74LS161的功能表（六）DA轉(zhuǎn)換器的應(yīng)用十位的D/ A電路如下圖所示，當(dāng)R f = 2R,VREF = 5V ,若電

15、路的輸入數(shù)字量 D9 D8D7 D6D5D4D3D2D1D0時=0000110001 ,試求：輸出電壓為多少?RRR練習(xí)題參考答案、填空題1. 272. 83.循環(huán) 一 4.與或運(yùn)算0、1原變量、反變量；5.導(dǎo)通截止； 6.飽和 截止； 7.高阻 8. OC上拉電阻電源 9.多10 . 2n；11.(低位)進(jìn)位信號；12.當(dāng)前輸入狀態(tài)輸出的原始狀態(tài)13 . S+ RQn RS=0 14.同步時序電路 異步時序電路 15. 1; 16. 0. 7(R1+2R2)C17 .采樣 保持 量化 編碼18 . 6.7% 19 ,分辨率、轉(zhuǎn)換誤差20 . fs或fimax21 .采樣 22 .量化 23.

16、復(fù)雜可編程邏輯器件24.波形編輯器25. .gdf26 .被高層次電路設(shè)計(jì)調(diào)用27.實(shí)體 28. STD庫 29. entity 30. Architecture31.實(shí)體名32, AB + A B (同或)33.同或二、選擇題1. D ; 2, B ; 4. A; 5, C ; 6. C; 7. C; 8. C; 9. A; 10. C ; 11. A ; 12. B ; 13. B ;14. D ;15.A ;16. B; 17.B; 18. C ; 19.B ; 20.B; 21.B;22.B;23. A;24. A;25.C;26.C;27.C; 28.A ; 29.B ;三、判斷題1

17、 .，2.X 3. X4.V 5.V 6.X 7.，8.，9. X 10.X11.X 12. X13.V 14.X 15. X 16. X 17.X 18. X 19.X 20.X 21.，22.，23. X 24. X 25.，四、分析、設(shè)計(jì)、化簡題(一)將下列邏輯函數(shù)化簡成最簡與或表達(dá)式。(1) F1 =A + D ,F2=ac+BD+BCD(2) F1 =B+C ,F2 =BD +B D(二)SSI邏輯電路的分析1. 當(dāng) C=1 時F =(A+B)(AB) = AB+AB當(dāng)C=0時 F=高阻狀態(tài)2. F1 = AbF2 = abF3 = Ab ab真值表輸入輸出AB-1F2F30000101100100101001此電路為一位數(shù)值比較器。（三）MSI組合邏輯電路的應(yīng)用1 . F=AB+AC+BC= ABC+XBC+A -BC+AB C = m3 +m5+m6+m7 = 丫3丫'九