時(shí)鐘匹配隊(duì)列-VHDL通信應(yīng)用

1、時(shí)鐘匹配隊(duì)列：假設(shè)上面兩個(gè)是非同一源產(chǎn)生的時(shí)鐘，雖然頻率相同，但由于相位、穩(wěn)定性不同?？隙ú煌耆?。但這種情況經(jīng)過一段時(shí)間累計(jì)，兩個(gè)時(shí)鐘偏差就會(huì)大于一個(gè)時(shí)鐘周期，這時(shí)就會(huì)產(chǎn)生失步。由兩個(gè)時(shí)鐘鎖定的數(shù)據(jù)就會(huì)產(chǎn)生錯(cuò)位，丟失或者重復(fù)。經(jīng)過一段時(shí)間，接收端還沒出現(xiàn)讀數(shù)據(jù)，而發(fā)送端就把原數(shù)據(jù)覆蓋。為了解決這個(gè)問題，假設(shè) 10 s 內(nèi)會(huì)出現(xiàn)時(shí)鐘偏差不會(huì)大于 8 個(gè)時(shí)鐘周期，則我們?cè)O(shè)計(jì)一個(gè)循環(huán)隊(duì)列。隊(duì)列開始工作時(shí)，數(shù)據(jù)寫入初始指針和讀出初始指針相差 8 個(gè)數(shù)據(jù)位置。這樣輸入數(shù)據(jù)按照輸入時(shí)鐘寫入隊(duì)列，輸出數(shù)據(jù)就會(huì)按照輸出時(shí)鐘從隊(duì)列中讀出。這樣在 10 s 內(nèi)由于時(shí)鐘偏差不超過 8 個(gè)時(shí)鐘周期，則不會(huì)出現(xiàn)漏讀

2、和重復(fù)現(xiàn)象。每隔 10 s ，將讀寫的指針設(shè)置到初始位置，這樣就保證了無論輸入時(shí)鐘和輸出時(shí)鐘誰快誰慢，都不會(huì)錯(cuò)。我們給出一個(gè)模塊化參數(shù) I O 端口。數(shù)據(jù)寬度 ： 1 比特容量偏差 ： 8 比特/10s數(shù)據(jù)速度 ： 16kbit/sData_In ： 輸入數(shù)據(jù)Clk_Out ： 輸出端時(shí)鐘Fr_In ： 回復(fù)觸發(fā)信號(hào)(10 s 每次)Data_Out ： 輸出數(shù)據(jù)Clk_In 和 Clk_Out ：就是有頻率差的同步時(shí)鐘。我們例舉出部分代碼：1:寫入指針 write_index; Process(inclk)If(sys16 = 0) then write_index <= 7;Else

3、If(inclkevent and inclk = 0) then If(write_index = 15) thenWrite_index <= 0;Else Write_index <= write_index + 1;End if;End if;End if;End process;2:讀出指針 read_index:讀出指針控制進(jìn)程Process(outclk)BeginIf(sys16 = 0) then read_index <= 7;ElseIf(outclkevent and outclk = 0) then If(read_index = 15) then

4、Read_index <= 0;ElseRead_index <= read_index + 1;End if;End if;End if;End process;3:循環(huán)隊(duì)列 inner_data : 循環(huán)隊(duì)列控制進(jìn)程Process(inclk)BeginIf sys16 = 0 thenInner_data <= “000000000000000000000000”;ElseIf(inclkevent and inclk = 1) thenInner_data(write_index) <= indata;End if;End if;End process;4:端口

5、輸出 Data_out : 數(shù)據(jù)控制進(jìn)程Process(outclk)BeginIf(outclkevent and outclk = 0)then Outdata_inner_data(read_index);End if;End process;5:整個(gè)模塊的端口變量Library ieee;Use ieee.std_logic_1164.all;Use ieee.std_logic_unsigned.all;Entity fifo_model isPort(inclk : in std_logic;Outclk : out std_logic;Indata : in std_logic;Sys16 : in std_logic;Outdata : out std_logic);End fifo_model;Architecture rel of fifo_model isSignal inner_data : std_logic_vector(15 downto 0)