基于FPGA的多路數(shù)字搶答器的設(shè)計(jì)(共41頁)

1、精選優(yōu)質(zhì)文檔-傾情為你奉上畢 業(yè) 論 文（設(shè) 計(jì)） 2013 屆 通信工程 專業(yè) 班級 題 目 基于FPGA的多路數(shù)字搶答器的設(shè)計(jì) 姓 名 學(xué)號 指導(dǎo)教師 職稱 二一 三 年 五 月 二十五 日專心-專注-專業(yè)內(nèi) 容 摘 要本文主要介紹了以FPGA為基礎(chǔ)的四路數(shù)字搶答器的設(shè)計(jì)，首先對各模塊的功能進(jìn)行分配，此次設(shè)計(jì)主要有七個(gè)模塊，依次為搶答模塊、加減分模塊、倒計(jì)時(shí)模塊、蜂鳴器模塊和數(shù)字顯示模塊。通過主持人的控制可以實(shí)現(xiàn)搶答開始，組號的顯示，加減分模塊，積分的顯示，積分的重置，并啟動倒計(jì)時(shí)模塊；通過選手按鍵來進(jìn)行標(biāo)志位改變，停止倒計(jì)時(shí)，開啟蜂鳴器，并為進(jìn)入加減分模塊做準(zhǔn)備。此次設(shè)計(jì)程序用Veril

2、og語言來編寫，使用模塊化編程思想，自上向下，通過寄存器變量來控制各個(gè)模塊的運(yùn)行，并用Quartus II軟件5.0版來進(jìn)行仿真。本次設(shè)計(jì)采用FPGA來增強(qiáng)時(shí)序的靈活性，由于FPGA的I/O端口資源豐富，可以在此基礎(chǔ)上稍加修改可以增加很多其他功能的搶答器，因此后期可塑性很強(qiáng)，因?yàn)楹诵氖荈PGA芯片，外圍電路比較簡單，因此便于維護(hù)，并且維護(hù)費(fèi)用低。關(guān) 鍵 詞Verilog HDL、四路搶答器、倒計(jì)時(shí)、仿真、顯示Based on FPGA multi-channel digital answering device designAuthor: Tutor:AbstractThis paper de

3、scribes an FPGA-based design of four digital answering device, first allocated function of each module, the design of the main seven modules were Responder module, plus or minus sub-module, the countdown module, beep module and a digital display module. The control can be achieved through the host R

4、esponder starting group number display, integral reset and start the countdown module; through key players to carry flag changes, turn the buzzer and subtract points for entry into the module to prepare. The design process using Verilog language to write, the register variables to control operation

5、of each module, and use the Quartus II software version 5.0 to be simulated. The design uses FPGA to enhance the flexibility of timing, because the FPGA I / O port is rich in resources, can be slightly modified on the basis of a lot of other features can be added Responder, so late plasticity is ver

6、y strong, because the core is the FPGA chip , the external circuit is relatively simple, so easy to maintain, and low maintenance costs.Key words Verilog HDL,four Responder, countdown, simulation, showing目 錄基于FPGA的多路數(shù)字搶答器的設(shè)計(jì)第一章引 言隨著社會的發(fā)展，各種競賽比賽日益增多，搶答器以它的方便快捷、直觀反映首先取得發(fā)言權(quán)的選手等優(yōu)點(diǎn)，深受比賽各方的辛睞，市場前景一片大好。另一方

7、面隨著電子科技的發(fā)展，搶答器的功能以及實(shí)現(xiàn)方式也越來越多，產(chǎn)品的可靠性以及準(zhǔn)確性也越來越強(qiáng)。能夠?qū)崿F(xiàn)多路搶答器功能的方式有很多種，主要包括前期的數(shù)字電路、模擬電路以及數(shù)字電路與模擬電路組合的方式，但是這種方式制作過程比較復(fù)雜，并且可靠性準(zhǔn)確性不高，研發(fā)周期也比較長。目前對于搶答器的功能描述，如涵蓋搶答器、選手答題計(jì)時(shí)、限時(shí)搶答以及犯規(guī)組號搶答器具有搶答自鎖，暫停復(fù)位、電子音樂報(bào)聲、燈光指示、自動定時(shí)等功能，還有工作模式的切換和時(shí)間設(shè)定，對于這些隨著科學(xué)技術(shù)的發(fā)展，肯定還要得到進(jìn)一步的改進(jìn)。發(fā)展趨勢一般都要趨向于智能化，并且設(shè)計(jì)更加合理化。通過搶答器的使用，可以在各類比賽中特別是搶答環(huán)節(jié)，直觀明

8、了的看出是哪一組搶到了題目，比起通過肉眼來判斷，更加的精確，同時(shí)也少了不必要的紛爭，使得比賽更加的公平、公開、公正。搶答器的這些優(yōu)點(diǎn)使得它在比賽中得以廣泛的應(yīng)用。搶答器經(jīng)過發(fā)展從最初的只有幾個(gè)三極管、可控硅、發(fā)光管等組成， 能通過發(fā)光管的指示辨認(rèn)出選手號碼；到現(xiàn)在使用高速處理芯片和集成數(shù)字電路；從起初單片機(jī)到現(xiàn)在的ARM和FPGA，技術(shù)手段進(jìn)一步成熟，同時(shí)技術(shù)的發(fā)展也為搶答器增加了很多更加貼近比賽的新功能，如選手號碼顯示、倒計(jì)時(shí)、選手得分顯示等等。這類搶答器制作并不復(fù)雜，但是準(zhǔn)確度和可靠性都比較可觀，并且易于安裝和維護(hù)。第二章FPGA原理及相關(guān)開發(fā)工具軟件的介紹2.1FPGA的簡介2.1.1F

9、PGA的發(fā)展與趨勢現(xiàn)場可編程門陣列FPGA（FieldProgrammable Gate Array），它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。目前以硬件描述語言（Verilog 或 VHDL）所完成的電路設(shè)計(jì)，可以經(jīng)過簡單的綜合與布局，快速的燒錄至 FPGA 上進(jìn)行測試，是現(xiàn)代 IC 設(shè)計(jì)驗(yàn)證的技術(shù)主流。這些可編輯元件可以被用來實(shí)現(xiàn)一些基本的邏輯門電路（比如AND、OR、XOR、NOT）或者更復(fù)雜一些的組合功能比如解碼器或數(shù)學(xué)方程式。在

10、大多數(shù)的FPGA里面，這些可編輯的元件里也包含記憶元件例如觸發(fā)器（Flipflop）或者其他更加完整的記憶塊。系統(tǒng)設(shè)計(jì)師可以根據(jù)需要通過可編輯的連接把FPGA內(nèi)部的邏輯塊連接起來，就好像一個(gè)電路試驗(yàn)板被放在了一個(gè)芯片里。一個(gè)出廠后的成品FPGA的邏輯塊和連接可以按照設(shè)計(jì)者而改變，所以FPGA可以完成所需要的邏輯功能。FPGA一般來說比ASIC（專用集成芯片）的速度要慢，無法完成復(fù)雜的設(shè)計(jì)，而且消耗更多的電能。但是他們也有很多的優(yōu)點(diǎn)比如可以快速成品，可以被修改來改正程序中的錯誤和更便宜的造價(jià)。廠商也可能會提供便宜的但是編輯能力差的FPGA。因?yàn)檫@些芯片有比較差的可編輯能力，所以這些設(shè)計(jì)的開發(fā)是在

11、普通的FPGA上完成的，然后將設(shè)計(jì)轉(zhuǎn)移到一個(gè)類似于ASIC的芯片上。另外一種方法是用CPLD（復(fù)雜可編程邏輯器件備）。2.1.2FPGA的工作原理及基本特點(diǎn)FPGA采用了邏輯單元陣列LCA（Logic Cell Array）這樣一個(gè)概念，內(nèi)部包括可配置邏輯模塊CLB（Configurable Logic Block）、輸出輸入模塊IOB（Input Output Block）和內(nèi)部連線（Interconnect）三個(gè)部分。FPGA的基本特點(diǎn)主要有： 1）采用FPGA設(shè)計(jì)ASIC電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。 2）FPGA可做其它全定制或半定制ASIC電路的中試樣片。 3）FPG

12、A內(nèi)部有豐富的觸發(fā)器和IO引腳。 4）FPGA是ASIC電路中設(shè)計(jì)周期最短、開發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一。 5) FPGA采用高速CHMOS工藝，功耗低，可以與CMOS、TTL電平兼容。 可以說，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。 FPGA是由存放在片內(nèi)RAM中的程序來設(shè)置其工作狀態(tài)的，因此，工作時(shí)需要對片內(nèi)的RAM進(jìn)行編程。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。 加電時(shí)，F(xiàn)PGA芯片將EPROM中數(shù)據(jù)讀入片內(nèi)編程RAM中，配置完成后，F(xiàn)PGA進(jìn)入工作狀態(tài)。掉電后，F(xiàn)PGA恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此，F(xiàn)PGA能夠反復(fù)使用。FPGA的編程無須專用

13、的FPGA編程器，只須用通用的EPROM、PROM編程器即可。當(dāng)需要修改FPGA功能時(shí)，只需換一片EPROM即可。這樣，同一片F(xiàn)PGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。因此，F(xiàn)PGA的使用非常靈活。2.1.3FPGA的開發(fā)流程FPGA開發(fā)流程可以分為如下幾步：設(shè)計(jì)輸入，設(shè)計(jì)輸入主要包括原理圖輸入、狀態(tài)圖輸入、波形圖輸入以及某種硬件描述語言，比如說是Verilog、VHDL的源程序（此次設(shè)計(jì)主要是使用Verilog）。它是利用這些輸入去描述一個(gè)電路的功能。功能仿真，功能仿真就是利用相關(guān)仿真工具對相關(guān)電路進(jìn)行功能仿真，也就是對你的輸入設(shè)計(jì)的邏輯功能進(jìn)行相關(guān)的模擬測試。從功能上來了解電路是否

14、能夠達(dá)到預(yù)期要求。這里的功能仿真純粹是模擬性質(zhì)的，不會設(shè)計(jì)的任何具體器件的硬件特性。綜合，綜合就是行為或者功能層次表達(dá)的電子系統(tǒng)轉(zhuǎn)換成低層次門級電路的網(wǎng)表。布局布線，就是將綜合后的網(wǎng)表文件針對某一個(gè)具體的目標(biāo)器件進(jìn)行邏輯映射。此時(shí)應(yīng)該使用FPGA廠商提供的實(shí)現(xiàn)與布局布線工具，根據(jù)所選芯片的型號，進(jìn)行芯片內(nèi)部功能單元的實(shí)際連接與映射。時(shí)序驗(yàn)證，就是要使得時(shí)序仿真過程中，建立與保持時(shí)間要符合相關(guān)的制約，以便數(shù)據(jù)能被正確的傳輸。使仿真既包含門延時(shí)，又包含線延時(shí)信息。能較好地反映芯片的實(shí)際工作情況。生成SOF等文件，此文件可以通過調(diào)試器把它下載到系統(tǒng)中間去。而FPGA設(shè)計(jì)流程的其他步驟基本上由相關(guān)工具

15、去完成，因此只要自己設(shè)置好相關(guān)參數(shù)，不要人為干預(yù)太多。而驗(yàn)證的話就需要用戶花費(fèi)大量的時(shí)間去完成。2.1.4FPGA的配置FPGA有多種配置模式：并行主模式為一片F(xiàn)PGA加一片EPROM的方式；主從模式可以支持一片PROM編程多片F(xiàn)PGA；串行模式可以采用串行PROM編程FPGA；外設(shè)模式可以將FPGA作為微處理器的外設(shè)，由微處理器對其編程。如何實(shí)現(xiàn)快速的時(shí)序收斂、降低功耗和成本、優(yōu)化時(shí)鐘管理并降低FPGA與PCB并行設(shè)計(jì)的復(fù)雜性等問題，一直是采用FPGA的系統(tǒng)設(shè)計(jì)工程師需要考慮的關(guān)鍵問題。如今，隨著FPGA向更高密度、更大容量、更低功耗和集成更多IP的方向發(fā)展，系統(tǒng)設(shè)計(jì)工程師在從這些優(yōu)異性能獲

16、益的同時(shí)，不得不面對由于FPGA前所未有的性能和能力水平而帶來的新的設(shè)計(jì)挑戰(zhàn)。例如，領(lǐng)先FPGA廠商Xilinx最近推出的Virtex-5系列采用65nm工藝，可提供高達(dá)33萬個(gè)邏輯單元、1,200個(gè)I/O和大量硬IP塊。超大容量和密度使復(fù)雜的布線變得更加不可預(yù)測，由此帶來更嚴(yán)重的時(shí)序收斂問題。此外，針對不同應(yīng)用而集成的更多數(shù)量的邏輯功能、DSP、嵌入式處理和接口模塊，也讓時(shí)鐘管理和電壓分配問題變得更加困難。幸運(yùn)地是，F(xiàn)PGA廠商、EDA工具供應(yīng)商正在通力合作解決65nm FPGA獨(dú)特的設(shè)計(jì)挑戰(zhàn)。不久以前，Synplicity與Xilinx宣布成立超大容量時(shí)序收斂聯(lián)合工作小組，旨在最大程度地幫

17、助系統(tǒng)設(shè)計(jì)工程師以更快、更高效的方式應(yīng)用65nm FPGA器件。設(shè)計(jì)軟件供應(yīng)商Magma推出的綜合工具Blast FPGA能幫助建立優(yōu)化的布局，加快時(shí)序的收斂。最近FPGA的配置方式已經(jīng)多元化！ FPGA主要生產(chǎn)廠商：1、Altera 2、Xilinx 3、Actel4、Lattice 其中Altera和Xilinx主要生產(chǎn)一般用途FPGA，其主要產(chǎn)品采用RAM工藝。Actel主要提供非易失性FPGA，產(chǎn)品主要基于反熔絲工藝和FLASH工藝。2.2軟件介紹2.2.1Verilog HDL的介紹Verilog HDL是在1983年有GDA（GateWay Design Automation）公司

18、首創(chuàng)的一種硬件描述語言，用于數(shù)字電子系統(tǒng)設(shè)計(jì)。該語言可以讓設(shè)計(jì)者進(jìn)行各種級別的邏輯設(shè)計(jì)，進(jìn)行數(shù)字邏輯系統(tǒng)的仿真驗(yàn)證、時(shí)序分析、邏輯綜合。它是目前應(yīng)用最廣泛的一種硬件語言。Verilog HDL作為一種硬件描述語言，用于從算法級、門級到開關(guān)級的多種抽象設(shè)計(jì)層次的數(shù)字系統(tǒng)建模。被建模的數(shù)字系統(tǒng)對象的復(fù)雜性可以介于簡單的門和完整的電子數(shù)字系統(tǒng)之間。數(shù)字系統(tǒng)能夠按層次描述，并可在相同描述中顯式地進(jìn)行時(shí)序建模。Verilog HDL 語言具有下述描述能力：設(shè)計(jì)的行為特性、設(shè)計(jì)的數(shù)據(jù)流特性、設(shè)計(jì)的結(jié)構(gòu)組成以及包含響應(yīng)監(jiān)控和設(shè)計(jì)驗(yàn)證方面的時(shí)延和波形產(chǎn)生機(jī)制。所有這些都使用同一種建模語言。此外，Verilog

19、 HDL語言提供了編程語言接口，通過該接口可以在模擬、驗(yàn)證期間從設(shè)計(jì)外部訪問設(shè)計(jì)，包括模擬的具體控制和運(yùn)行。2.2.2Quartus II軟件此次畢設(shè)所使用的軟件是Quartus II5.0，使用語言為verilog HDL。Quartus II是Altera提供的FPGA/CPLD開發(fā)集成環(huán)境，Altera是世界最大可編程邏輯器件供應(yīng)商之一。Quartus II在21世紀(jì)初推出，是Altera前一代FPGA/CPLD集成開發(fā)環(huán)境MAX+plus II的更新?lián)Q代產(chǎn)品，其界面友好，使用便捷。在Quartus II上可以完成設(shè)計(jì)輸入、HDL綜合、布線布局（適配）、仿真和下載和硬件測試等流程，它提供

20、了一種與結(jié)構(gòu)無關(guān)的設(shè)計(jì)環(huán)境，使設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入、快速處理和器件編程。Altera的Quartus II 提供了完整的多平臺設(shè)計(jì)環(huán)境，能滿足各種特定設(shè)計(jì)的需要，也是單芯片可編程系統(tǒng)（SOPC）設(shè)計(jì)的綜合性環(huán)境和SOPC開發(fā)的基本設(shè)計(jì)工具，并為AlteraDSP開發(fā)包進(jìn)行系統(tǒng)模型設(shè)計(jì)提供了集成綜合環(huán)境。Quartus II設(shè)計(jì)工具完全支持VHDL、Verylog的設(shè)計(jì)流程，其內(nèi)部嵌有VHDL、Verilog邏輯綜合器。Quartus II也可以利用第三方的綜合工具，如Leonardo Spectrum、Synplify Pro、FPGA Complier II，并能直接調(diào)用這些工具。同樣

21、，Quartus II具備仿真功能，同時(shí)也支持第三方的仿真工具，如ModelSim。此外，Quartus II與MATLAB和DSP Builder結(jié)合，可以進(jìn)行基于FPGA的DSP系統(tǒng)開發(fā)，是DSP硬件系統(tǒng)實(shí)現(xiàn)的關(guān)鍵EDA工具。Quartus II包括模塊化的編譯器。編譯器包括的功能模塊有分析/綜合器（Analysis & Synthesis）、適配器（Filter）、裝配器（Assembler）、時(shí)序分析器（Timing Analyzer）、設(shè)計(jì)輔助模塊（Design Assistant）、EDA網(wǎng)表文件生成器（EDA Netlist Writer）和編輯數(shù)據(jù)接口（Complier

22、 Database Interface）等。可以通過選擇Start Complication來運(yùn)行所有的編譯器模塊，也可以通過選擇Start單獨(dú)運(yùn)行各個(gè)模塊。還可以通過選擇Complier Tool（Tools 菜單），在Complier Tool 窗口中運(yùn)行該模塊來啟動編輯器模塊。在Complier Tool 窗口中，可以打開該模塊的設(shè)置文件或報(bào)告文件，或打開其他相關(guān)窗口。圖七中所示的上排是Quartus II編譯設(shè)計(jì)主控界面，它顯示了Quartus II自動設(shè)計(jì)的各主要處理環(huán)節(jié)和設(shè)計(jì)流程，包括設(shè)計(jì)輸入編輯、設(shè)計(jì)分析與綜合、適配、編程文件匯編（裝配）、時(shí)序參數(shù)提取以及編程下載幾個(gè)步驟。在圖七

23、下排的流程框圖，是與上面的Quartus II設(shè)計(jì)流程相對照的標(biāo)準(zhǔn)的EDA開發(fā)流程。圖2.1：Quartus II設(shè)計(jì)流程第三章數(shù)字搶答器系統(tǒng)設(shè)計(jì)方案和主要模塊3.1功能描述及設(shè)計(jì)架構(gòu)本次畢業(yè)設(shè)計(jì)設(shè)計(jì)了一個(gè)基于FPGA芯片的數(shù)字搶答器：本搶答器有九個(gè)輸入端，其中四個(gè)輸入端為四組選手的搶答按鍵，四個(gè)個(gè)分別為主持人加分按鍵、減分按鍵、積分重置按鍵和開始搶答按鍵和一個(gè)時(shí)鐘信號輸入端。有兩個(gè)BCD數(shù)碼管進(jìn)行顯示，其中一個(gè)顯示搶答者組號，另外一個(gè)用來顯示積分，用八個(gè)LED燈來進(jìn)行搶答時(shí)間倒計(jì)時(shí)。并有蜂鳴器來提示是否已經(jīng)有人搶答到題目，搶到題目時(shí)組號數(shù)碼管顯示該組的組號。開始搶答時(shí)，有主持人宣布搶答開始，

24、并按下開始搶答按鍵，各組開始搶答，其中任意一組搶到題目，則電路進(jìn)行自鎖，其它各組再按按鍵即為無效，搶到題目后蜂鳴器響，作答結(jié)束后依據(jù)回答答案是否正確有主持人選擇進(jìn)入加減分模塊，每組初始分?jǐn)?shù)為五分，答對一道加一分，錯一道減一分，不搶答則分?jǐn)?shù)不加不扣。LED倒計(jì)時(shí)模塊蜂鳴器模塊時(shí)鐘信號、重置信號搶答開始信號、各組搶答信號搶 答 器分?jǐn)?shù)顯示模塊組號顯示模塊搶答模塊圖3.1搶答器功能示意圖搶答器的具體功能如下：1、 設(shè)置搶答開始開關(guān)按鍵inputEN，此按鍵有主此人操控，在主持人宣布搶答開始后，按下此按鍵，各組方可開始進(jìn)行搶答。2、 搶答器具備限時(shí)搶答功能，限時(shí)時(shí)間為十秒。當(dāng)主持人按下?lián)尨痖_始按鍵后，

25、八個(gè)LED燈全亮，并每秒熄滅一個(gè)，全部熄滅則算作是無人搶答，此題作廢，主持人可以宣布進(jìn)入下一道題的搶答環(huán)節(jié)。3、 搶答器具備鎖存功能和現(xiàn)實(shí)功能，也就是說當(dāng)選手搶答時(shí)只要按動搶答按鍵后，鎖存相對應(yīng)的組號，當(dāng)主持人對分?jǐn)?shù)進(jìn)行加減完畢之后，在對應(yīng)的數(shù)碼管上顯示搶答者的分?jǐn)?shù)，然后進(jìn)入下一輪搶答。4、 主持人在選手搶答之后，作答完成之后，進(jìn)入加減分?jǐn)?shù)環(huán)節(jié)，此時(shí)主持人可以按兩個(gè)按鍵中的一個(gè)，其中一個(gè)按鍵用來在回答正確之后加分，兩外一個(gè)用來在回答錯誤之后減分，主持人之后可選擇兩個(gè)按鍵之中的一個(gè)來完成此環(huán)節(jié)。完成加減分環(huán)節(jié)之后，主持人可以進(jìn)入下一環(huán)節(jié)。5、 關(guān)于蜂鳴器，蜂鳴器在選手中任意一人首先按下按鍵之后，

26、鳴響三秒鐘，來宣布此題已經(jīng)被搶到，并在BCD數(shù)碼管上顯示該組的組號。如果倒計(jì)時(shí)結(jié)束之后無人搶答，則蜂鳴器不做反應(yīng)。此次設(shè)計(jì)以FPGA為基礎(chǔ)設(shè)計(jì)數(shù)字搶答器，根據(jù)主要的功能設(shè)計(jì)要求，該設(shè)計(jì)主要包括搶答輸入按鍵、BCD數(shù)碼管顯示、LED倒計(jì)時(shí)和FPGA系統(tǒng)。搶答器的結(jié)構(gòu)示意圖如下：FPGA時(shí)鐘信號按鍵輸入電路 數(shù)碼管顯示電路LED倒計(jì)時(shí)顯示電路圖3.2：搶答器結(jié)構(gòu)示意圖 設(shè)計(jì)中FPGA最小系統(tǒng)電路為FPGA可以正常工作時(shí)的基本電路，由時(shí)鐘和復(fù)位電路組成。按鍵輸入電路有八個(gè)按鍵組成，數(shù)碼顯示管有兩個(gè)個(gè)八段共陽極數(shù)碼管組成。LED倒計(jì)時(shí)顯示電路有八個(gè)個(gè)紅色的LED燈組成。3.2搶答器程序流程圖以及各模塊

27、代碼分析3.2.1搶答器程序結(jié)構(gòu)及主程序流程圖本次畢業(yè)設(shè)計(jì)中程序設(shè)計(jì)采用verilog HDL 語言進(jìn)行編程，總體編程思路采用模塊化編程方式，主要分為三個(gè)模塊，一個(gè)主控制及按鍵輸入模塊，一個(gè)LED倒計(jì)時(shí)模塊和蜂鳴器模塊，一個(gè)搶答組號及積分顯示模塊，分別對這三個(gè)子模塊進(jìn)行獨(dú)立編程設(shè)計(jì)，由于verilog HDL 語言是一種并行運(yùn)行的語言，所以可以在同一個(gè)頻率時(shí)鐘脈沖下進(jìn)行各模塊的編寫，最終在把各個(gè)模塊整合在一起。主要程序運(yùn)行方式采用狀態(tài)機(jī)的方法來實(shí)現(xiàn)對搶答器的各個(gè)環(huán)節(jié)的控制。此次所設(shè)計(jì)的狀態(tài)一共有四個(gè)狀態(tài)。一、等待主持人按鍵開始搶答，在此狀態(tài)時(shí)會一直檢測按鍵信號，當(dāng)收到主持人的開始搶答信號進(jìn)入下

28、一個(gè)環(huán)節(jié)。二、等待四組搶答按鍵狀態(tài)，在此狀態(tài)時(shí)，LED倒計(jì)時(shí)顯示模塊將開始顯示搶答計(jì)時(shí)，如果在規(guī)定時(shí)間內(nèi)有人最先搶答則直接進(jìn)入下一個(gè)狀態(tài)，而如果無人搶答，計(jì)時(shí)時(shí)間到后也進(jìn)入下一個(gè)狀態(tài)，此狀態(tài)下主持人按除復(fù)位鍵以外鍵無效，而按復(fù)位鍵則直接返回第一個(gè)狀態(tài)，并將積分復(fù)位。三、主持人加減分狀態(tài)，在此狀態(tài)時(shí)，在主持人完成加減分?jǐn)?shù)之前，其他任何操作都可視為無效。四、對前面狀態(tài)中所獲取的鍵值信號進(jìn)行處理，在程序中為各組設(shè)置一個(gè)積分寄存器來放積分，更新并保存各組的積分信息，同時(shí)將搶答組號和積分發(fā)送給BCD顯示模塊進(jìn)行顯示，最后自動跳轉(zhuǎn)回第一狀態(tài)。主程序運(yùn)行流程圖如圖3.3。3.2.2 初始化及搶答模塊本次畢業(yè)

29、設(shè)計(jì)中初始化模塊主要是為了以后程序的正常運(yùn)行，在這里進(jìn)行初始化，給各個(gè)后面要用到的寄存器變量賦初值。主要賦值的對象有搶答標(biāo)志位、蜂鳴器標(biāo)志位、蜂鳴器延時(shí)標(biāo)志位、搶答選手標(biāo)志位、分組分?jǐn)?shù)標(biāo)志位、組號顯示初始值等等。詳細(xì)內(nèi)容見附錄。分?jǐn)?shù)顯示BCD組號顯示BCD倒計(jì)時(shí)蜂鳴器搶答判斷開始InputEn加減分判斷圖3.3： 主程序流程圖搶答模塊是本次設(shè)計(jì)的重點(diǎn)，原理是：當(dāng)主持人按下inputEn按鍵，啟動初始化模塊，搶答標(biāo)志位EnFlat發(fā)生改變，開始進(jìn)入搶答時(shí)間。此時(shí)各組開始進(jìn)行搶答，無論哪一組先按下按鍵，搶答標(biāo)志位EnFlat改變變?yōu)?b0，禁止其他各組再次進(jìn)行搶答；同時(shí)選手標(biāo)志位進(jìn)行改變，與改組組

30、號相對應(yīng)，主要適用于后續(xù)的加減分模塊；顯示組號的數(shù)碼管顯示搶到題目的這一組的組號；改變蜂鳴器的標(biāo)志位，蜂鳴器發(fā)聲，來告訴大家，此題已經(jīng)有人搶答，大家不要再次搶答了，也告訴主持人可以進(jìn)行問題的提問，并且可以進(jìn)行其他的后續(xù)操作。初始化模塊及搶答模塊的部分源代碼：/-初始化模塊-always (posedge clk)/捕捉時(shí)鐘begin/初始化各按鍵并開始搶答begin if(inputEn=1'b0) begin/初始化各個(gè)標(biāo)志位和參數(shù)EnFlat=1'b1;/倒計(jì)時(shí)開始時(shí)8個(gè)Led燈全亮Led1=8'b;/組號顯示靜態(tài)數(shù)碼管(數(shù)碼管為共陽極)的控制端,有8位Led2=8

31、'b;/分?jǐn)?shù)顯示數(shù)碼管控制端Led3=8'b;/蜂鳴器標(biāo)志位BuClk=1'b0;/蜂鳴器的控制管腳,低電平為發(fā)聲音Buzzer=1'b1; endend/-搶答模塊-begin if(EnFlat=1'b1) begin/如果按鍵1按下if(inputL1=1'b0)begin/禁止其他選手搶答EnFlat=1'b0;/選手標(biāo)志位改變，用于加減分?jǐn)?shù)模塊answer=3d1;/靜態(tài)數(shù)碼管顯示序號'1'，及顯示選手對應(yīng)的組號Led2=8'hf9;/指示蜂鳴器發(fā)聲BuClk=1'b1;end 3.2.3 加減分

32、數(shù)模塊加減分?jǐn)?shù)模塊主要是用來對選手的積分進(jìn)行更改，有主持人控制。在選手回答完問題，由主持人判定答案是否正確，然后決定是加分還是減分。加減分模塊主要有一個(gè)選手標(biāo)志位，此標(biāo)志位在搶答模塊進(jìn)行改變，四個(gè)分?jǐn)?shù)寄存器來存放分?jǐn)?shù)，最后把各個(gè)組的分?jǐn)?shù)放到一個(gè)總的寄存器中，主要是為了節(jié)省代碼。主要代碼如下：/第一組加減分if(answer =3d1)beginbeginif(add)score1=score1+1;/當(dāng)主持人判定選手的回答正確時(shí)，按下add鍵進(jìn)行加分操作elseif(stu)score1=score1-1;/當(dāng)主持人判定選手的回答錯誤時(shí)，按下stu鍵進(jìn)行減分操作endscore=score1;

33、/把第一組的分?jǐn)?shù)賦值給分?jǐn)?shù)寄存器end其他各組與第一組類似，依次類推即可，詳細(xì)代碼，參見附錄。3.2.4倒計(jì)時(shí)模塊倒計(jì)時(shí)模塊的主要功能是用來提醒大家趕快進(jìn)行搶答，當(dāng)搶答標(biāo)志位EnFlat為1b1即開始搶答時(shí)，倒計(jì)時(shí)開始。因?yàn)樗玫膶?shí)驗(yàn)箱的頻率為48MHz，因此需要現(xiàn)有一個(gè)1Hz的分頻，即一個(gè)計(jì)數(shù)模塊；計(jì)數(shù)結(jié)束之后進(jìn)入LED燈的左移模塊，此處主要使用一個(gè)左移運(yùn)算符<<來進(jìn)行倒計(jì)時(shí)，當(dāng)然也可以通過其他的算法來實(shí)現(xiàn)這個(gè)功能，但是應(yīng)該都沒有這一個(gè)運(yùn)算符來的簡潔。還有一種情況，就是沒有人進(jìn)行搶答，遇上這種情況，如果在倒計(jì)時(shí)結(jié)束之后，沒有人進(jìn)行搶答，則搶答標(biāo)志位，蜂鳴器標(biāo)志為改變，蜂鳴聲結(jié)束之

34、后可以進(jìn)行下一輪操作。部分源代碼如下：/-倒計(jì)時(shí)模塊-beginif(EnFlat=1'b1)beginif(cnt!=32'd)/計(jì)時(shí)實(shí)現(xiàn)1HZ分頻cnt=cnt+32'd1;elsebegincnt=32'd0;Led1=8'b<<1'b1;/Led1左移一個(gè)單位，實(shí)現(xiàn)一秒的倒計(jì)時(shí)endendif(Led1=8'b0)/倒計(jì)時(shí)結(jié)束還沒有按鍵按下，則搶答停止且蜂鳴器響EnFlat=1'b0;BuClk=1'b1;end 3.2.5蜂鳴器模塊蜂鳴器模塊的主要功能是提醒作用，可以增添搶答器的使用性，蜂鳴器模塊主要

35、有一下幾部分組成，一個(gè)蜂鳴器標(biāo)志位，蜂鳴器發(fā)聲標(biāo)志位，以及一個(gè)用于延時(shí)的計(jì)數(shù)模塊。蜂鳴器標(biāo)志位為高電平時(shí)，發(fā)聲標(biāo)志位改變，蜂鳴器開始發(fā)聲。因?yàn)闀r(shí)鐘信號的時(shí)間太短，根本聽不到，需要加入一個(gè)延時(shí)模塊來，讓聲音變得可以聽清。由此得到的蜂鳴器模塊代碼如下： /-蜂鳴器模塊-/當(dāng)蜂鳴器標(biāo)志位置1時(shí)/進(jìn)入此蜂鳴器處理程序begin if(BuClk=1'b1) begin/蜂鳴器發(fā)聲Buzzer=1'b0;/延時(shí)變量加1BuL = BuL + 8'd1;/當(dāng)?shù)竭_(dá)延時(shí)的時(shí)間時(shí)關(guān)掉蜂鳴器if(BuL=8'd255)begin/延時(shí)變量復(fù)位BuL=8'd0;/蜂鳴器標(biāo)志位

36、復(fù)位BuClk=1'b0;/蜂鳴器停掉Buzzer=1'b1;end endend3.2.6重置模塊及數(shù)碼管顯示模塊重置模塊用來對所有的數(shù)據(jù)進(jìn)行重新設(shè)置，一般是一場比賽結(jié)束之后進(jìn)行下一次比賽時(shí)方才使用。重置模塊并沒有什么特別的東西，主要就是把所有的數(shù)據(jù)再一次進(jìn)行設(shè)置即可。數(shù)碼管顯示模塊是搶答器最重要的部分之一，此次設(shè)計(jì)中數(shù)碼管顯示模塊主要用來顯示組號，和各組的積分。顯示組號的語句在搶答模塊中已經(jīng)出現(xiàn)：Led2=8'hf9;用直接的賦值語句來實(shí)現(xiàn)此功能。而積分顯示模塊要稍微復(fù)雜一些，主要的積分寄存器在加減分模塊已經(jīng)設(shè)定：score=score1;/把第一組的分?jǐn)?shù)賦值給分?jǐn)?shù)

37、寄存器因此數(shù)碼管顯示模塊所要做的工作也就不多了，源代碼如下：/-數(shù)碼顯示模塊-begincase(score)4'h0: Led3 = 8'hc0;/顯示04'h1: Led3 = 8'hf9;/顯示14'h2: Led3 = 8'ha4;/顯示24'h3: Led3 = 8'hb0;/顯示34'h4: Led3 = 8'h99;/顯示44'h5: Led3 = 8'h92;/顯示54'h6: Led3 = 8'h82;/顯示64'h7: Led3 = 8'hf8;/

38、顯示74'h8: Led3 = 8'h80;/顯示84'h9: Led3 = 8'h90;/顯示94'ha: Led3 = 8'hbf;/顯示-default:Led3 = 8'hff;/不顯示endcaseend以上是搶答器各部分的功能簡介，編寫完程序代碼之后在Quartus II軟件中可以得到相對應(yīng)的搶答器模塊，此次生成的搶答器模塊如下：圖3.4：搶答器模塊3.3 頂層模塊連線及開發(fā)硬件配置3.31電路圖源程序?qū)懞弥笤赒uartus II上運(yùn)行，不出錯就可以進(jìn)行電路模塊的顯示，之后就可以進(jìn)行電路圖的連接，主要是標(biāo)明各個(gè)輸入和輸出端口

39、，對于輸入端口要標(biāo)明其是高電平還是低電平，以便用于仿真和后續(xù)的一些調(diào)試，對于輸出端要標(biāo)明輸出端口的寬度，具體的電路圖如圖3.5所示。3.32EP1C6Q240C8芯片及使用到的管腳分配此次設(shè)計(jì)所用的試驗(yàn)箱上面的FPGA芯片為EP1C6Q240C8，EP1C6Q240C8芯片是Altera公司Cyclone系列芯片中使用較廣的一種芯片，它有240個(gè)引腳，采用的是PQFP封裝(即Plastic Quad Flat Package，塑料方塊平面封裝)，PQFP封裝的芯片的四周均有引腳，而且引腳之間距離很小，管腳也很細(xì)，一般大規(guī)?；虺笠?guī)模集成電路采用這種封裝形式。此次設(shè)計(jì)主要使用了試驗(yàn)箱上的8個(gè)按鍵

40、，8個(gè)LED燈以及兩個(gè)個(gè)BCD數(shù)碼管。使用了EP1C6Q240C8其中很少的一部分管腳，具體情況如表3.1。圖3.5：搶答器模塊總電路圖表3.1：FPGA開發(fā)板對應(yīng)管腳號及功能表引腳名FPGA引腳號相應(yīng)功能BEEP175蜂鳴器K1121搶答開始按鍵K2122加分操作按鍵K3123減分操作按鍵K4124搶答復(fù)位按鍵K5143一號搶答按鍵K6141二號搶答按鍵K7158三號搶答按鍵K8156四號搶答按鍵LED849LED1倒計(jì)時(shí)LED748LED647LED5176LED455LED354LED253LED150DIG0160積分BCD數(shù)碼管a段DIG1159積分BCD數(shù)碼管b段DIG2162積分

41、BCD數(shù)碼管c段DIG3161積分BCD數(shù)碼管d段DIG4215積分BCD數(shù)碼管e段DIG5216積分BCD數(shù)碼管f段DIG6213積分BCD數(shù)碼管g段DIG7214積分BCD數(shù)碼管p段SEG0169組號BCD數(shù)碼管a段SEG1170組號BCD數(shù)碼管b段SEG2167組號BCD數(shù)碼管c段SEG3168組號BCD數(shù)碼管d段SEG4165組號BCD數(shù)碼管e段SEG5166組號BCD數(shù)碼管f段SEG6163組號BCD數(shù)碼管g段SEG7164組號BCD數(shù)碼管p段第四章?lián)尨鹌飨到y(tǒng)仿真與分析此次設(shè)計(jì)中clk為48MHz，周期不是一個(gè)整數(shù)計(jì)算起來頗為不便。因?yàn)樵谶@里只是仿真所以決定，在仿真之時(shí)把時(shí)鐘信號改為

42、20MHz，這樣的話周期則為50ns,仿真起來就方便了很多。第一個(gè)仿真波形先假設(shè)inputEn一直是高電平，及一直處于按下狀態(tài)，然后讓inputL1先變?yōu)楦唠娖剑贿^這個(gè)時(shí)間只有幾個(gè)周期，然后在讓其他任意一個(gè)選手的輸入端為高電平，來檢驗(yàn)自鎖功能，輸入端如此設(shè)置后得到的仿真波形圖如下：圖4.1：搶答仿真波形圖從此圖可以看出，當(dāng)?shù)谝唤M先按下按鍵之后，雖然有200ns左右延遲，但是對于一個(gè)幾秒鐘的時(shí)間來說，可以忽略不計(jì)，在現(xiàn)實(shí)的操作中不會有太大的影響。有圖可以看出Led1只是倒計(jì)時(shí)了一下就停止了，其他的各個(gè)個(gè)燈都還處于高電平；再看Led2穩(wěn)定之后顯示出來的數(shù)據(jù)時(shí)即hf9正好是數(shù)據(jù)1，對應(yīng)該組的組號。

43、再看Led3因?yàn)闆]有加減信號，標(biāo)志位answer為0，分?jǐn)?shù)寄存器score初始值為8hff，而當(dāng)score為8hff是Led3不顯示。圖5.2:加減分模塊仿真圖圖5.3：重置模塊第五章 總結(jié)經(jīng)過這一段時(shí)間的努力,終于完成了以FPGA為基礎(chǔ)的四路數(shù)字搶答器的設(shè)計(jì)。在此首先要感謝，指導(dǎo)老師張老師的大力幫助。通過此次畢業(yè)設(shè)計(jì)自己又一次的鞏固了Verilog語言，提升了自己編寫代碼的能力，在程序的仿真過程中也進(jìn)一步的學(xué)會了很多編程方面的知識，當(dāng)然以現(xiàn)在自己的水準(zhǔn)編寫出來的東西功能還比較簡單，有時(shí)候還不得不花費(fèi)很長的時(shí)間來尋找錯誤，不過經(jīng)過這一段時(shí)間的努力真的已經(jīng)有了很大的進(jìn)步。在程序的編寫過程中有好多

44、次遇到自己暫時(shí)不能解決的問題，不得不停下時(shí)，我都會去看其他人的程序，以便尋求靈感。在仿真的過程中，由于對于Quartus II軟件的陌生，在很多仿真和調(diào)試方面都不會，但是通過自己在網(wǎng)上查資料，問同學(xué)，問老師，慢慢的一步一步，也就會了。真是應(yīng)了那么一句話，世上無難事只怕有心人。在人生的再次起航前夕，為自己加油。 致謝在本次設(shè)計(jì)過程中，張松煒老師給了我很多幫助。有些時(shí)候思路卡殼不知道如何進(jìn)行下一步的時(shí)候，只要給張老師打電話，他就能很詳細(xì)的給出解決方案。有些時(shí)候因?yàn)樽约簺]有明白過來，張老師還要將好幾遍。他總是說大家一起交流交流，從來就沒有老師的架子，很和藹，有長者風(fēng)范。得益于張老師的幫助讓我在畢業(yè)設(shè)

45、計(jì)過程中少走了很多彎路，也幸遇張老師的幫助，我的畢業(yè)設(shè)計(jì)可以最終完成。再次感謝張老師在這一段時(shí)間的幫助。特此致敬。參考文獻(xiàn)1 夏宇聞.Verilog數(shù)字系統(tǒng)設(shè)計(jì)教程（第二版）M.北京航空航天大學(xué)出版社，2008.2 康華光.電子技術(shù)基礎(chǔ)數(shù)字部分（第四版）M.高等教育出版社，2006.3 康華光.電子技術(shù)基礎(chǔ)模擬部分（第四版）M.高等教育出版社，2006.4 郭來功.基于FPGA的串行接口時(shí)鐘電路的設(shè)計(jì)J.現(xiàn)代電子技術(shù)，2007，（18）：42-43.5 李端 張景穎 李躍卿 卜旭輝 王成碩. VHDL與數(shù)字電路設(shè)計(jì)J. 電氣開關(guān) 2005(02)6 劉開緒.數(shù)字式搶答器的設(shè)計(jì)與實(shí)現(xiàn)J.電子工程

46、師.2005（9）69-717王傳新.FPGA設(shè)計(jì)基礎(chǔ)M.高等教育出版社,2007.8程云長 王莉莉 陳立力.可編程邏輯器件與VHDL語言M.科學(xué)出版社,2005.9李洪偉 袁斯華.基于Quartus的FPGA/CPLD設(shè)計(jì)M.電子工業(yè)出版社，2006.10張洪潤 張亞凡.FPGA/CPLD應(yīng)用設(shè)計(jì)200例M.北京航空航天大學(xué)出版社，2009.附錄：源代碼module qiangda4(clk,clr,inputEn,add,stu,inputL1,inputL2,inputL3,inputL4,Led1,Led2,Led3,Buzzer); / 開始聲明各個(gè)端口 /輸入口input clk,

47、clr,inputEn,add,stu,inputL1,inputL2,inputL3,inputL4;/輸出口output 0:7Led1; /倒計(jì)時(shí)時(shí)使用的LED控制端output 0:7Led2; /數(shù)碼管控制端output 0:7Led3; /分?jǐn)?shù)顯示數(shù)碼管控制端output Buzzer; /蜂鳴器/各個(gè)寄存器變量聲明reg0:7 Led1;reg0:7 Led2;reg0:7 Led3;regcnt=32'b0;reg Buzzer;reg score=4hf;/分?jǐn)?shù)顯示寄存器/配置寄存器,EnFlat是表明開始搶答的標(biāo)志位reg EnFlat=1'b0;/BuCl

48、k是蜂鳴器的標(biāo)志位reg BuClk=1'b0;/BuL是做蜂鳴器的延時(shí)用reg 0:7BuL=8'd0;/搶答選手標(biāo)志位reg answer=3d0;/各組分?jǐn)?shù)標(biāo)志位regscore1=4d5;regscore2=4d5;regscore3=4d5;regscore4=4d5;/-初始化模塊-always (posedge clk)/捕捉時(shí)鐘begin/初始化各按鍵并開始搶答begin if(inputEn=1'b0) begin/初始化各個(gè)標(biāo)志位和參數(shù)EnFlat=1'b1;/倒計(jì)時(shí)開始時(shí)8個(gè)Led燈全亮Led1=8'b;/組號顯示靜態(tài)數(shù)碼管(數(shù)碼管

49、為共陽極)的控制端,有8位Led2=8'b;/分?jǐn)?shù)顯示數(shù)碼管控制端Led3=8'b;/蜂鳴器標(biāo)志位BuClk=1'b0;/蜂鳴器的控制管腳,低電平為發(fā)聲音Buzzer=1'b1; endend/-搶答模塊-begin if(EnFlat=1'b1) begin/如果按鍵1按下if(inputL1=1'b0)begin/禁止其他選手搶答EnFlat=1'b0;/選手標(biāo)志位改變，用于加減分?jǐn)?shù)模塊answer=3d1;/靜態(tài)數(shù)碼管顯示序號'1'，及顯示選手對應(yīng)的組號Led2=8'hf9;/指示蜂鳴器發(fā)聲BuClk=1&#

50、39;b1;end /如果按鍵2按下else if(inputL2=1'b0)begin/禁止其他選手搶答EnFlat=1'b0;answer=3d2;Led2=8'ha4;BuClk=1'b1;end /如果按鍵3按下else if(inputL3=1'b0)begin/禁止其他選手搶答EnFlat=1'b0;answer=3d3;Led2=8'hb0;BuClk=1'b1;end /如果按鍵4按下else if(inputL4=1'b0)begin/禁止其他選手搶答EnFlat=1'b0;answer=3d4;Led2=8'h99;BuClk=1'b1;end endend/-加減分?jǐn)?shù)模塊-/第一組加減分if(answer =3d1)beginbeginif(add)score1=score1+1;/當(dāng)主持人判定選手的回答正確時(shí)，按下add鍵進(jìn)行加分操作elseif(stu)score1=score1-1;/當(dāng)主持人判定選手的回答錯誤時(shí)，按下