vhdl語(yǔ)言設(shè)計(jì)一個(gè)8421bcd碼的24進(jìn)制計(jì)數(shù)器

1、專(zhuān)業(yè)技能訓(xùn)練4題目：用VHDL設(shè)計(jì)8421BCD碼24進(jìn)制計(jì)數(shù)器班級(jí)： 電子科學(xué)與技術(shù)1201 姓名： 王啟正 學(xué)號(hào)： 120803039 時(shí)間： 2015.52015.6 一、技能訓(xùn)練項(xiàng)目名稱(chēng) 運(yùn)用VHDL語(yǔ)言進(jìn)行編程設(shè)計(jì)一個(gè)8421BCD碼24進(jìn)制計(jì)數(shù)器二、實(shí)訓(xùn)目的1.熟練掌握Quartus II軟件的使用。2.熟練掌握在QuartusII平臺(tái)上用原理圖或者VHDL語(yǔ)言進(jìn)行電路設(shè)計(jì)的方法。3.學(xué)會(huì)用例化語(yǔ)句對(duì)EDA電路設(shè)計(jì)中頂層電路進(jìn)行描述三、實(shí)訓(xùn)要求 1.熟悉仿真開(kāi)發(fā)軟件Quartus II的使用；2.根據(jù)功能要求，用原理圖或文本輸入方式完成設(shè)計(jì)；

2、3.用Quartus II做波形仿真調(diào)試；4.下載至EDA試驗(yàn)儀調(diào)試設(shè)計(jì)。四、基本原理（附源程序清單，原理圖、RTL圖）1、通過(guò)VHDL語(yǔ)言編程方法程序清單：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY lin IS PORT(CLK :IN STD_LOGIC; -時(shí)鐘EN :IN STD_LOGIC; -使能端CR :IN STD_LOGIC; -清零端，低電平有效LD :IN STD_LOGIC; -數(shù)據(jù)載入控制，低電

3、平有效D :IN STD_LOGIC_VECTOR(5 DOWNTO 0); -載入數(shù)據(jù)端CO : OUT STD_LOGIC; -進(jìn)位Q :OUT STD_LOGIC_VECTOR(5 DOWNTO 0) -計(jì)時(shí)輸出);END lin ;ARCHITECTURE a OF lin IS SIGNALQN :STD_LOGIC_VECTOR(5 DOWNTO 0);BEGIN -進(jìn)位控制 CO<='1' WHEN(QN=X"23" AND EN='1') ELSE'0'PROCESS(CLK,CR)BEGIN IF (C

4、R='0')THEN QN<="000000" ELSE IF (CLK'EVENT AND CLK='1') THEN IF (LD='0') THEN -數(shù)據(jù)加載 QN<=D; ELSIF(EN='1') THEN IF (QN(3 DOWNTO 0)=3 and QN(5 DOWNTO 4)=2) or QN(3 DOWNTO 0)=9 THEN QN(3 DOWNTO 0)<="0000" -個(gè)位數(shù)進(jìn)位 IF QN(5 DOWNTO 4)=2 THEN QN

5、(5 DOWNTO 4)<="00" -十位數(shù)進(jìn)位 ELSE QN(5 DOWNTO 4)<= QN(5 DOWNTO 4)+1; END IF; ELSE QN(3 DOWNTO 0)<= QN(3 DOWNTO 0)+1; END IF ; END IF; END IF ;END IF;END PROCESS;Q<=QN;end a;2、原理圖：3、RTL圖：五、仿真調(diào)試：調(diào)試過(guò)程中，輸出波形為24進(jìn)制波形圖。六、體會(huì) 實(shí)驗(yàn)過(guò)程中通過(guò)采用VHDL語(yǔ)言編輯代碼實(shí)現(xiàn)一個(gè)24進(jìn)制計(jì)數(shù)器，觀察輸出波形，得到正確的輸出結(jié)果，以及在實(shí)驗(yàn)過(guò)程中遇到問(wèn)題自己的調(diào)試過(guò)程，使得我更加熟練的掌握了QuartusII軟件的正確使用方法以及操作技巧，也練習(xí)了采用VHDL語(yǔ)言例化語(yǔ)句定義硬件的頂層結(jié)構(gòu)，熟悉了EDA編程的相關(guān)簡(jiǎn)單技巧，有助于我們以后更加深入的學(xué)習(xí)EDA編程。七、參考書(shū)目：1、