CPU設計的流程(共3頁)

1、精選優(yōu)質文檔-傾情為你奉上CPU設計的流程:隨著工藝的發(fā)展，半導體芯片的集成化程度越來越高，設計的系統(tǒng)越來越復雜，規(guī)模越來越大，性能的需求越來越高，功耗也越來越大，給芯片設計工程師和EDA廠商帶來了新的挑戰(zhàn)。芯片的設計方法也隨著發(fā)生了改變，經(jīng)歷了從早期的手工設計階段、計算機輔助設計階段，計算機輔助工程階段，電子自動化設計階段，發(fā)展到系統(tǒng)芯片階段。1、設計定義和可綜合的RTL代碼。設計定義描述芯片的總體結構、規(guī)格參數(shù)、模塊劃分、使用的接口等。然后設計者根據(jù)硬件設計所劃分出的功能模塊，進行模塊設計或者復用已有的IP核，通常使用硬件描述語言在寄存器傳輸級描述電路的行為，采用Verilog/VHDL描

2、述各個邏輯單元的連接關系，以及輸入/輸出端口和邏輯單元之間的連接關系。門級網(wǎng)表使用邏輯單元對電路進行描述，采用例化的方法組成電路，以及定義電路的層次結構。前仿真，也稱為RTL級仿真或功能仿真。通過HDL仿真器驗證電路邏輯功能是否有效，在前仿真時，通常與具體的電路實現(xiàn)無關，沒有時序信息。2、邏輯綜合。建立設計和綜合環(huán)境，將RTL源代碼輸入到綜合工具，例如Design Compiler，給設計加上約束，然后對設計進行邏輯綜合，得到滿足設計要求的門級網(wǎng)表。門級網(wǎng)表可以以ddc的格式存放。電路的邏輯綜合一般由三步組成：轉化、邏輯優(yōu)化和映射。首先將RTL源代碼轉化為通用的布爾等式（GTECH格式）；邏輯

3、優(yōu)化的過程嘗試完成庫單元的組合，使組合成的電路能最好的滿足設計的功能、時序和面積的要求；最后使用目標工藝庫的邏輯單元映射成門級網(wǎng)表，映射線路圖的時候需要半導體廠商的工藝技術庫來得到每個邏輯單元的延遲。綜合后的結果包括了電路的時序和面積。3、版圖規(guī)劃。在得到門級網(wǎng)表后，把結果輸入到JupiterXT做設計的版圖規(guī)劃。版圖規(guī)劃包含宏單元的位置擺放、電源網(wǎng)絡的綜合和分析、可布通性分析、布局優(yōu)化和時序分析等。4、單元布局和優(yōu)化。單元布局和優(yōu)化主要定義每個標準單元（Cell）的擺放位置，并根據(jù)擺放的位置進行優(yōu)化。EDA工具廣泛支持物理綜合，即將布局和優(yōu)化與邏輯綜合統(tǒng)一起來，引入真實的連線信息，減少時序收

4、斂所需要的迭代次數(shù)。把設計的版圖規(guī)劃和門級網(wǎng)表輸入到物理綜合工具，例如Physical Compiler進行物理綜合和優(yōu)化。在PC中，可以對設計在時序、功耗、面積和可布線性進行優(yōu)化，達到最佳的結果質量。5、靜態(tài)時序分析（STA）、形式驗證（FV）和可測性電路插入（DFT）。靜態(tài)時序分析是一種窮盡分析方法，通過對提取的電路中所有路徑的延遲信息的分析，計算出信號在時序路徑上的延遲，找出違背時序約束的錯誤，如建立時間和保持時間是否滿足要求。在后端設計的很多步驟完成后都要進行靜態(tài)時序分析，如邏輯綜合之后，布局優(yōu)化之后，布線完成之后等。形式驗證是邏輯功能上的等效性檢查，根據(jù)電路的結構判斷兩個設計在邏輯功

5、能上是否相等，用于比較RTL代碼之間、門級網(wǎng)表與RTL代碼之間，以及門級網(wǎng)表之間在修改之前與修改之后功能的一致性?？蓽y性設計。通常，對于邏輯電路采用掃錨鏈的可測性結構，對于芯片的輸入/輸出端口采用邊界掃描的可測性結構，增加電路內部節(jié)點的可控性和可觀測性，一般在邏輯綜合或物理綜合之后進行掃錨電路的插入和優(yōu)化。6、后布局優(yōu)化，時鐘樹綜合和布線設計。在物理綜合的基礎上，可以采用Astro工具進一步進行后布局優(yōu)化。在優(yōu)化布局的基礎上，進行時鐘樹的綜合和布線。Astro在設計的每一個階段，都同時考慮時序、信號、功耗的完整性和面積的優(yōu)化、布線的擁塞等問題。其能把物理優(yōu)化、參數(shù)提取、分析融入到布局布線的每一

6、個階段，解決了設計中由于超深亞微米效應產(chǎn)生的相互關聯(lián)的復雜問題。7、寄生參數(shù)的提取。提取版圖上內部互連所產(chǎn)生的寄生電阻和電容值。這些信息通常會轉換成標準延遲的格式被反標回設計，用于靜態(tài)時序分析和后仿真。有了設計的版圖，使用Sign-Off參數(shù)提取的工具，如Star-RCXT進行寄生參數(shù)的提取，其可以設計進行RC參數(shù)的提取，然后輸入到時序和功耗分析工具進行時序和功耗的分析。8、后仿真，以及時序和功耗分析。后仿真也叫門級仿真、時序仿真、帶反標的仿真，需要利用局部布線后獲得的精確延遲參數(shù)和網(wǎng)表進行仿真、驗證網(wǎng)表的功能和時序是否正確。如Primetime-SI能進行時序分析，以及信號完整性分析，可以做

7、串擾延遲分析、IR drop（電壓降）的分析和靜態(tài)時序分析。在分析的基礎上，如發(fā)現(xiàn)設計中還有時鐘違規(guī)的路徑，Primetime-SI可以自動為后端工具如Astro產(chǎn)生修復文件。PrimePower具有門級功耗的分析能力，能驗證整個IC設計中的平均峰值功耗，幫助工程師選擇正確的封裝，決定散熱和確證設計的功耗。在設計通過時序和功耗分析之后，PrimeRail以Star-RCXT、HSPICE、Nanosim和PrimeTime的技術為基礎，為設計進行門級和晶體管級靜態(tài)和動態(tài)的電壓降分析，以及電遷移的分析。9、ECO（工程修改命令）修改。當在設計的最后階段發(fā)現(xiàn)個別路徑有時序問題或者邏輯錯誤時，有必要對設計的部分進行小范圍的修改和重新布線。ECO修改只對版圖的一小部分進行修改而不影響到芯片其余部分的布局布線，保留了其他部分的時序信息沒有改變。10、物理驗證。物理驗證是對版圖的設計規(guī)則檢查（DRC）及邏輯圖網(wǎng)表和版圖網(wǎng)表比較（LVS）。將版圖輸入Hercules，進行層次化的物理驗證，以確保版圖和線路圖的一致性，其可以預防、及時發(fā)現(xiàn)和修正設計在設計中的問題。其中DRC用以保證制造良率，LVS用以確認電路版圖