EDA課程設(shè)計(jì)說(shuō)明書簡(jiǎn)易頻率計(jì)設(shè)計(jì)

1、目 錄摘 要1一、簡(jiǎn)易數(shù)字頻率計(jì)設(shè)計(jì)原理21.1基本原理21.2原理框圖2二、各模塊程序及仿真42.1信號(hào)處理模塊_verilog：42.2計(jì)數(shù)器模塊：52.3信號(hào)顯示處理7三、仿真結(jié)果分析10總結(jié)與致謝13參考文獻(xiàn)14摘 要EDA技術(shù)是以硬件語(yǔ)言為主要的描述方式，以EDA軟件為主要的設(shè)計(jì)軟件，以大規(guī)模課編程邏輯器件為載體的數(shù)字電路的設(shè)計(jì)過(guò)程。其設(shè)計(jì)的靈活性使得EDA技術(shù)得以快速發(fā)展和廣泛應(yīng)用。本設(shè)計(jì)以Quartus軟件為設(shè)計(jì)平臺(tái)，采用Verilog HDL語(yǔ)言現(xiàn)數(shù)字頻率計(jì)的整體設(shè)計(jì)。電子設(shè)計(jì)自動(dòng)化（EDA）逐漸成為重要的設(shè)計(jì)手段，已經(jīng)廣泛應(yīng)用于模擬與數(shù)字電路系統(tǒng)等許多領(lǐng)域，電子設(shè)計(jì)自動(dòng)化是一

2、種實(shí)現(xiàn)電子系統(tǒng)或電子產(chǎn)品自動(dòng)化設(shè)計(jì)的技術(shù)，它與電子技術(shù)，微電子技術(shù)的發(fā)展密切相關(guān)，它吸收了計(jì)算機(jī)科學(xué)領(lǐng)域的大多數(shù)最新研究成果，以高性能的計(jì)算機(jī)作為工作平臺(tái)，促進(jìn)了工程發(fā)展。EDA的一個(gè)重要特征就是使用硬件描述語(yǔ)言（HDL）來(lái)完成的設(shè)計(jì)文件，在電子設(shè)計(jì)領(lǐng)域受到了廣泛的接受。EDA技術(shù)就是以計(jì)算機(jī)為工具，設(shè)計(jì)者在EDA軟件平臺(tái)上，有硬件描述語(yǔ)言Verilog HDL完成設(shè)計(jì)文件，然后由計(jì)算機(jī)自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合、優(yōu)化、布局、布線和仿真，直至對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作，最終形成集成電子系統(tǒng)或?qū)I(yè)集成芯片的一門新技術(shù)。EDA技術(shù)的出現(xiàn)，極大地提高了電路設(shè)計(jì)的效

3、率和可操作性，減輕了設(shè)計(jì)者的勞動(dòng)強(qiáng)度。關(guān)鍵詞：EDA；Quartus；Verilog HDL一、簡(jiǎn)易數(shù)字頻率計(jì)設(shè)計(jì)原理1.1基本原理數(shù)字頻率計(jì)的主要功能是測(cè)量周期信號(hào)的頻率。頻率計(jì)的基本原理是用一個(gè)頻率穩(wěn)定度高的頻率源作為基準(zhǔn)時(shí)鐘，對(duì)比測(cè)量其他信號(hào)的頻率。頻率是單位時(shí)間（1秒）內(nèi)方波信號(hào)發(fā)生周期變化的次數(shù)。在給定的1秒時(shí)間內(nèi)對(duì)方波信號(hào)波形計(jì)數(shù)，并將所計(jì)數(shù)值顯示出來(lái)，就能讀取被測(cè)信號(hào)的頻率。數(shù)字頻率計(jì)首先必須獲得相對(duì)穩(wěn)定與準(zhǔn)確的時(shí)間，然后通過(guò)計(jì)數(shù)器計(jì)算這一段時(shí)間間隔內(nèi)的方波脈沖個(gè)數(shù)并顯示出來(lái)。這就是數(shù)字頻率計(jì)的基本原理。脈沖信號(hào)的頻率就是在單位時(shí)間內(nèi)所產(chǎn)生的脈沖個(gè)數(shù)，其表達(dá)式為fNT，其中f為被

4、測(cè)信號(hào)的頻率，N為計(jì)數(shù)器所累計(jì)的脈沖個(gè)數(shù)，T為產(chǎn)生N個(gè)脈沖所需的時(shí)間。本設(shè)計(jì)要求基準(zhǔn)時(shí)鐘的頻率為1MHZ。待測(cè)方波信號(hào)的頻率在1HZ-9999HZ，所以用四位7段數(shù)碼管無(wú)法完全正確顯示，所以需要選擇恰當(dāng)?shù)牧砍虂?lái)顯示待測(cè)風(fēng)波信號(hào)的頻率，當(dāng)量程選擇不當(dāng)或者頻率超出9999HZ時(shí)，能夠給出指示信號(hào)。1.2原理框圖 根據(jù)設(shè)計(jì)要求，輸入系統(tǒng)的標(biāo)準(zhǔn)時(shí)鐘信號(hào)要先經(jīng)過(guò)分頻后得到一個(gè)周期為2s占空比50%的信號(hào)，用來(lái)對(duì)輸入信號(hào)采樣，得到采樣信號(hào)GATED_CLK；為了能夠控制計(jì)數(shù)模塊對(duì)采樣的信號(hào)進(jìn)行正常計(jì)數(shù)及保存計(jì)數(shù)后的頻率，這要求，要在計(jì)數(shù)器剛好完成計(jì)數(shù)后立即將數(shù)據(jù)輸出給顯示部分進(jìn)行顯示，并且要為下次計(jì)數(shù)做好

5、準(zhǔn)備，因此數(shù)據(jù)信號(hào)處理部分還要有產(chǎn)生控制計(jì)數(shù)器的兩個(gè)信號(hào)LOAD和COUNTER_CLR，LOAD信號(hào)控制計(jì)數(shù)完成后的數(shù)據(jù)及時(shí)輸出給顯示，COUNTER_CLR信號(hào)控制計(jì)數(shù)器清零；計(jì)數(shù)模塊就是完成對(duì)采樣信號(hào)的計(jì)數(shù)，并當(dāng)計(jì)數(shù)發(fā)生溢出時(shí)產(chǎn)生溢出信號(hào)FLOW_UP；顯示控制模塊要完成將計(jì)數(shù)模塊輸入的信號(hào)進(jìn)行譯碼顯示。1.3信號(hào)描述 測(cè)試信號(hào)采樣原理：GATED_CLK、LOAD、COUNTER_CLR信號(hào)的關(guān)系： 程序中用到的信號(hào)變量：FREQUENCY_COUNTROL_BLOCKFREQUENCY_COUNTER_BLOCKFREQUENCY_DISPLY_BLOCKGATED_CLK采樣信號(hào)C

6、OUT計(jì)數(shù)輸出信號(hào)DOUT輸出到數(shù)碼管LOAD控制計(jì)數(shù)器信號(hào)FLOW_UP計(jì)數(shù)溢出信號(hào)CDIN計(jì)數(shù)輸入信號(hào)COUNTER_CLR清零計(jì)數(shù)器信號(hào)CLOCK_IN計(jì)數(shù)器時(shí)鐘信號(hào)DCLK_IN標(biāo)準(zhǔn)時(shí)鐘信號(hào)CLK_IN標(biāo)準(zhǔn)時(shí)鐘信號(hào)LOAD控制計(jì)數(shù)輸出RESET復(fù)位信號(hào)SIGNAL_TEST測(cè)試信號(hào)COUNTER_CLR清零計(jì)數(shù)信號(hào)RESET復(fù)位信號(hào)RESET復(fù)位信號(hào) 二、各模塊程序及仿真此設(shè)計(jì)運(yùn)用元件例化的方法進(jìn)行功能的實(shí)現(xiàn)，所以各個(gè)模塊即使相互獨(dú)立又是彼此聯(lián)系的，三個(gè)模塊和一個(gè)頂層共同完成方波信號(hào)的測(cè)量。2.1信號(hào)處理模塊_verilog：module FREQUENCY_COUNTROL_BLOC

7、K(GATED_CLK,LOAD,COUNTER_CLR,CLK_IN,SIGNAL_TEST,RESET);output GATED_CLK;output LOAD;output COUNTER_CLR;input CLK_IN;input SIGNAL_TEST;input RESET;reg LOAD;reg COUNTER_CLR;reg DIVIDE_CLK;reg19:0 cn;reg A1,A2;/信號(hào)分頻：由CLK_IN得到分頻后的信號(hào)DIVIDE_CLK(0.5Hz)always (posedge CLK_IN) beginif(RESET)beginDIVIDE_CLK&l

8、t;=0;cn<=0;endelse if(cn=1000000) begincn<=0;DIVIDE_CLK<=DIVIDE_CLK; endelsecn<=cn+1;end/頻率計(jì)數(shù)控制信號(hào)的產(chǎn)生：產(chǎn)生LOAD信號(hào)和COUNTER_CLR信號(hào) always (posedge SIGNAL_TEST)beginA1<=DIVIDE_CLK;endalways (posedge SIGNAL_TEST)beginA2=A1;endalways (A1 or A2)beginLOAD=A1&&(!A2);endalways (posedge SIGN

9、AL_TEST)COUNTER_CLR=LOAD;/產(chǎn)生驅(qū)動(dòng)計(jì)數(shù)模塊的信號(hào)GATED_CLK，也就是被計(jì)數(shù)模塊檢測(cè)的信號(hào) assign GATED_CLK=SIGNAL_TEST&DIVIDE_CLK;endmodule 2.2計(jì)數(shù)器模塊：module FREQUENCY_COUNTER_BLOCK(COUT,FLOW_UP,CLOCK_IN,RESET,LOAD,COUNTER_CLR);output15:0 COUT;output FLOW_UP;input CLOCK_IN;input LOAD;input COUNTER_CLR;input RESET;reg15:0 TEMP

10、;reg FLOW_UP;parameter B_SIZE=16; /二進(jìn)制位寬，為便于移植，所有定義了成參數(shù)regB_SIZE+3:0 bcd; /轉(zhuǎn)換后的BCD碼的位數(shù)要比二進(jìn)制多4位regB_SIZE-1:0 binary;regB_SIZE-1:0 bin; regB_SIZE+3:0 result;/計(jì)數(shù)器完成計(jì)數(shù)得到二進(jìn)制表示的頻率數(shù)值always (CLOCK_IN or RESET or LOAD or COUNTER_CLR)beginif(RESET|COUNTER_CLR)beginTEMP<=0;FLOW_UP<=0;endelse if(LOAD)bina

11、ry<=TEMP;else if(TEMP>9999)beginFLOW_UP<=1;binary<=9999;endelseif(CLOCK_IN)TEMP<=TEMP+1;end/將二進(jìn)制表示（或十六進(jìn)制表示）的數(shù)轉(zhuǎn)換為BCD碼的形式，便于數(shù)碼管譯碼顯示always (binary or RESET)beginbin=binary;result=0;if(RESET)bcd<=0;elsebeginrepeat(B_SIZE-1)beginresult0=binB_SIZE-1;if(result3:0>4)result3:0=result3:0+

12、4'd3;if(result7:4>4)result7:4=result7:4+4'd3;if(result11:8>4)result11:8=result11:8+4'd3;if(result15:12>4)result15:12=result15:12+4'd3;if(result19:16>4)result19:16=result19:16+4'd3;result=result<<1;bin=bin<<1;endresult0=binB_SIZE-1;bcd<=result;endend ass

13、ign COUT=bcd15:0;endmodule 2.3信號(hào)顯示處理module FREQUENCY_DISPLY_BLOCK(DOUT,DCLK_IN,RESET,CDIN);output10:0 DOUT;input15:0 CDIN;input DCLK_IN;input RESET;reg10:0 DOUT;reg3:0 Temp1;reg1:0 cn;always (posedge DCLK_IN) /設(shè)置成動(dòng)態(tài)掃描beginif(RESET)cn<=0;elsebegincn<=cn+1;case(cn)2'b00: begin DOUT10:7<=4

14、'b0001; Temp1<=CDIN3:0;end2'b01: begin DOUT10:7<=4'b0010; Temp1<=CDIN7:4;end2'b10: begin DOUT10:7<=4'b0100; Temp1<=CDIN11:8;end2'b11: begin DOUT10:7<=4'b1000; Temp1<=CDIN15:12;endendcaseendendalways (Temp1) /譯碼顯示begincase(Temp1)4'b0000: DOUT6:0<

15、;=7'b0111111; /3fh=04'b0001: DOUT6:0<=7'b0000110; /06h=14'b0010: DOUT6:0<=7'b1010110; /56h=24'b0011: DOUT6:0<=7'b1001111; /4fh=34'b0100: DOUT6:0<=7'b1100110; /66h=44'b0101: DOUT6:0<=7'b1101101; /6dh=54'b0110: DOUT6:0<=7'b1111101;

16、/7dh=64'b0111: DOUT6:0<=7'b0000111; /07h=74'b1000: DOUT6:0<=7'b1111111; /7fh=84'b1001: DOUT6:0<=7'b1101111; /6fh=9default: DOUT6:0<=7'b0111111; /3fhendcaseendendmodule 2.4頂層verilog程序：module FREQUENCY_COUNTER_DISPLY_BLOCK(DOUT,FLOW_UP,CLK,TEST_CLK_IN,RESET);out

17、put10:0 DOUT;output FLOW_UP;input CLK;input TEST_CLK_IN;input RESET;wire gated_clk,load,counter_clr;wire15:0 cout_cdin;FREQUENCY_COUNTROL_BLOCK u1(.GATED_CLK(gated_clk),.LOAD(load),.COUNTER_CLR(counter_clr),.CLK_IN(CLK),.SIGNAL_TEST(TEST_CLK_IN),.RESET(RESET); FREQUENCY_COUNTER_BLOCK u2(.COUT(cout_c

18、din),.FLOW_UP(FLOW_UP),.CLOCK_IN(gated_clk),.RESET(RESET),.LOAD(load),.COUNTER_CLR(counter_clr);FREQUENCY_DISPLY_BLOCK u3(.DOUT(DOUT),.DCLK_IN(CLK),.RESET(RESET),.CDIN(cout_cdin); endmodule 三、仿真結(jié)果分析仿真結(jié)果如圖所示，輸入標(biāo)準(zhǔn)時(shí)鐘頻率為1MHz，經(jīng)過(guò)分頻后變成頻率為0.5Hz的信號(hào)，將其與測(cè)試信號(hào)相與得到采樣信號(hào)GATED_CLK，同時(shí)利用測(cè)試信號(hào)和0.5Hz的分頻信號(hào)可以產(chǎn)生LOAD信號(hào)和COUNT

19、ER_CLR信號(hào)，它們和采樣信號(hào)的關(guān)系在圖上可以清楚的看出。圖中測(cè)試信號(hào)頻率為2500Hz，16進(jìn)制表示為09C4。Dout信號(hào)為要輸入4個(gè)共陰數(shù)碼管的信號(hào)，其高四位為片選控制，低七位為經(jīng)譯碼后輸入到數(shù)碼管的信號(hào)。 以下為綜合后的頂層電路和各子電路圖：（a）頂層模塊綜合后的電路（b）FREQUENCY_COUNTROL_BLOCK模塊綜合后的電路（c）FREQUENCY_COUNTER_BLOCK模塊綜合后的電路（d）FREQUENCY_DISPLY_BLOCK模塊綜合后的電路 總結(jié)與致謝通過(guò)這次EDA課程設(shè)計(jì)，我對(duì)課堂上所學(xué)到的理論知識(shí)的理解加深了許多， 自己動(dòng)腦、動(dòng)手設(shè)計(jì)的能力也得到了較大提高。在這次課程設(shè)計(jì)的過(guò)程中，我對(duì) Verilog HDL 語(yǔ)言有了更深的認(rèn)識(shí)。通過(guò)查閱相關(guān)資料和動(dòng)手設(shè)計(jì)我發(fā)現(xiàn)我以前對(duì) Verilog HDL 語(yǔ)言的認(rèn)識(shí)太過(guò)膚淺，認(rèn)為 Verilog HDL 語(yǔ)言只能用于設(shè)計(jì)小型的電路系統(tǒng)。但有了更深刻的認(rèn)識(shí)之后我發(fā)現(xiàn)學(xué)好 Verilog HDL 語(yǔ)言可以設(shè)計(jì)出大規(guī)模的、功能復(fù)雜的電路系統(tǒng)。我發(fā)現(xiàn)了動(dòng)手實(shí)踐的重要性。動(dòng)手實(shí)踐是理論知識(shí)得以靈活運(yùn)用的必要前提，也是今后走上工作崗位之后能夠很好的完成設(shè)計(jì)工作的技術(shù)保證。只有遇到實(shí)際問(wèn)題并根據(jù)自己對(duì)課堂上獲得的專業(yè)知識(shí)