《EDA技術(shù)與實(shí)踐》期末復(fù)習(xí)資料(含答案)

1、泉州經(jīng)貿(mào)職業(yè)技術(shù)學(xué)院EDA技術(shù)與實(shí)踐期末復(fù)習(xí)資料（含答案）一、 選擇題1、在執(zhí)行MAX+PLUS的 D 命令，可以精確分析設(shè)計(jì)電路輸入與輸出波形間的延時(shí)量。A .Create default symbol  B. Simulator C. compiler          D.Timing  Analyzer2、VHDL常用的庫(kù)是 A  A. IEEE      B.STD     C

2、. WORK     D. PACKAGE3、下面既是并行語(yǔ)句又是串行語(yǔ)句的是 C A.變量賦值    B.信號(hào)賦值      C.PROCESS語(yǔ)句    D.WHENELSE語(yǔ)句4、在VHDL中，用語(yǔ)句 D 表示clock的下降沿。A. clockEVENT  B. clockEVENT  AND  clock=1   C. clock=0  D. clockEVENT  AND &

3、#160;clock=01. 一個(gè)項(xiàng)目的輸入輸出端口是定義在 A 。 A. 實(shí)體中 B. 結(jié)構(gòu)體中 C. 任何位置 D. 進(jìn)程體 2. 描述項(xiàng)目具有邏輯功能的是 B 。 A. 實(shí)體 B. 結(jié)構(gòu)體 C. 配置 D. 進(jìn)程 3. 關(guān)鍵字ARCHITECTURE定義的是 A 。A. 結(jié)構(gòu)體 B. 進(jìn)程 C. 實(shí)體 D. 配置 4. MAXPLUSII中編譯VHDL源程序時(shí)要求 C 。A.文件名和實(shí)體可不同名 B.文件名和實(shí)體名無(wú)關(guān) C. 文件名和實(shí)體名要相同 D. 不確定 5. 1987標(biāo)準(zhǔn)的VHDL語(yǔ)言對(duì)大小寫是 D 。 A. 敏感的 B. 只能用小寫 C. 只能用大寫 D. 不敏感 6. 關(guān)于1

4、987標(biāo)準(zhǔn)的VHDL語(yǔ)言中，標(biāo)識(shí)符描述正確的是 A 。 A. 必須以英文字母開頭 B.可以使用漢字開頭C.可以使用數(shù)字開頭 D.任何字符都可以 7. 關(guān)于1987標(biāo)準(zhǔn)的VHDL語(yǔ)言中，標(biāo)識(shí)符描述正確的是 B 。 A. 下劃線可以連用 B. 下劃線不能連用 C. 不能使用下劃線 D. 可以使用任何字符 8. 符合1987VHDL標(biāo)準(zhǔn)的標(biāo)識(shí)符是 A 。 A. A_2 B. A+2 C. 2A D. 229. 符合1987VHDL標(biāo)準(zhǔn)的標(biāo)識(shí)符是 A 。 A. a_2_3 B. a_2 C. 2_2_a D. 2a 10. 不符合1987VHDL標(biāo)準(zhǔn)的標(biāo)識(shí)符是 C 。 A. a_1_in B. a_i

5、n_2 C. 2_a D. asd_1 11. 不符合1987VHDL標(biāo)準(zhǔn)的標(biāo)識(shí)符是 D 。 A. a2b2 B. a1b1 C. ad12 D. %50 1.一個(gè)項(xiàng)目的輸入輸出端口是定義在（  ）1-5 ACDCD 6-10 CCACAA. 實(shí)體中；.B. 結(jié)構(gòu)體中；C. 任何位置；D. 進(jìn)程中。2. MAXPLUS2中編譯VHDL源程序時(shí)要求(   )A. 文件名和實(shí)體可以不同名；B. 文件名和實(shí)體名無(wú)關(guān)；C. 文件名和實(shí)體名要相同；D. 不確定。3. VHDL語(yǔ)言中變量定義的位置是(  )A. 實(shí)體中中任何位置；B. 實(shí)體中特定位置；C. 結(jié)構(gòu)體中

6、任何位置；D. 結(jié)構(gòu)體中特定位置。 4.可以不必聲明而直接引用的數(shù)據(jù)類型是(  )A. STD_LOGIC ；B. STD_LOGIC_VECTOR；C. BIT；D. ARRAY。 5. MAXPLUS2不支持的輸入方式是(  )A  文本輸入；.B. 原理圖輸入；C. 波形輸入；D. 矢量輸入。 6.大規(guī)?？删幊唐骷饕蠪PGA、CPLD兩類，下列對(duì)FPGA結(jié)構(gòu)與工作原理的描述中，正確的是(  )A.  FPGA全稱為復(fù)雜可編程邏輯器件；B.  FPGA是基于乘積項(xiàng)結(jié)構(gòu)的可編程邏輯器件；C. 基于S

7、RAM的FPGA器件，在每次上電后必須進(jìn)行一次配置；D. 在Altera公司生產(chǎn)的器件中，MAX7000系列屬FPGA結(jié)構(gòu)。 7.下面不屬于順序語(yǔ)句的是(   )A.  IF語(yǔ)句；B.  LOOP語(yǔ)句；C. PROCESS語(yǔ)句；D. CASE語(yǔ)句。 8. VHDL語(yǔ)言是一種結(jié)構(gòu)化設(shè)計(jì)語(yǔ)言；一個(gè)設(shè)計(jì)實(shí)體（電路模塊）包括實(shí)體與結(jié)構(gòu)體兩部分，實(shí)體體描述的是(  )A. 器件外部特性；B. 器件的內(nèi)部功能；C. 器件的綜合約束；D. 器件外部特性與內(nèi)部功能。 9. 進(jìn)程中的信號(hào)賦值語(yǔ)句，其信號(hào)更新是(  )A.

8、按順序完成；B. 比變量更快完成；C. 在進(jìn)程的最后完成；D. 都不對(duì)。 10. 嵌套使用IF語(yǔ)句，其綜合結(jié)果可實(shí)現(xiàn)：(  )A. 帶優(yōu)先級(jí)且條件相與的邏輯電路；B. 條件相或的邏輯電路；C. 三態(tài)控制電路；D. 雙向控制電路。12. VHDL語(yǔ)言中變量定義的位置是 D 。 A. 實(shí)體中中任何位置 B. 實(shí)體中特定位置 C.結(jié)構(gòu)體中任何位置 D. 結(jié)構(gòu)體中特定位置 13. VHDL語(yǔ)言中信號(hào)定義的位置是 D 。 A. 實(shí)體中任何位置 B. 實(shí)體中特定位置 C. 結(jié)構(gòu)體中任何位置 D. 結(jié)構(gòu)體中特定位置14. 變量是局部量可以寫在 B 。 A. 實(shí)體中 B. 進(jìn)程中 C. 線

9、粒體 D. 種子體中 15. 變量和信號(hào)的描述正確的是 A 。 A. 變量賦值號(hào)是:= B. 信號(hào)賦值號(hào)是:= C. 變量賦值號(hào)是<= D. 二者沒有區(qū)別 16. 變量和信號(hào)的描述正確的是 B 。 A. 變量可以帶出進(jìn)程 B. 信號(hào)可以帶出進(jìn)程 C. 信號(hào)不能帶出進(jìn)程 D. 二者沒有區(qū)別17. 關(guān)于VHDL數(shù)據(jù)類型，正確的是 D 。 A. 數(shù)據(jù)類型不同不能進(jìn)行運(yùn)算 B. 數(shù)據(jù)類型相同才能進(jìn)行運(yùn)算 C. 數(shù)據(jù)類型相同或相符就可以運(yùn)算 D. 運(yùn)算與數(shù)據(jù)類型無(wú)關(guān) 18. 下面數(shù)據(jù)中屬于實(shí)數(shù)的是 A 。 A. 4.2 B. 3 C. 1 D. “11011” 19. 下面數(shù)據(jù)中屬于位矢量的是 D

10、 。A. 4.2 B. 3 C. 1 D. “11011” 20. 關(guān)于VHDL數(shù)據(jù)類型，正確的是 。 A. 用戶不能定義子類型 B. 用戶可以定義子類型 C. 用戶可以定義任何類型的數(shù)據(jù) D. 前面三個(gè)答案都是錯(cuò)誤的 21. 可以不必聲明而直接引用的數(shù)據(jù)類型是 C 。 A. STD_LOGIC B. STD_LOGIC_VECTOR C. BIT D. 前面三個(gè)答案都是錯(cuò)誤的 22. STD_LOGIG_1164中定義的高阻是字符 D 。 A. X B. x C. z D. Z 23. STD_LOGIG_1164中字符H定義的是 A 。 A. 弱信號(hào)1 B. 弱信號(hào)0 C. 沒有這個(gè)定義

11、D. 初始值 24. 使用STD_LOGIG_1164使用的數(shù)據(jù)類型時(shí) B 。 A.可以直接調(diào)用 B.必須在庫(kù)和包集合中聲明 C.必須在實(shí)體中聲明 D. 必須在結(jié)構(gòu)體中聲明 25. 關(guān)于轉(zhuǎn)化函數(shù)正確的說法是 B 。 A. 任何數(shù)據(jù)類型都可以通過轉(zhuǎn)化函數(shù)相互轉(zhuǎn)化 B. 只有特定類型的數(shù)據(jù)類型可以轉(zhuǎn)化 C. 任何數(shù)據(jù)類型都不能轉(zhuǎn)化 D. 前面說法都是錯(cuò)誤的 26. VHDL運(yùn)算符優(yōu)先級(jí)的說法正確的是 C 。 A. 邏輯運(yùn)算的優(yōu)先級(jí)最高 B. 關(guān)系運(yùn)算的優(yōu)先級(jí)最高 C. 邏輯運(yùn)算的優(yōu)先級(jí)最低 D. 關(guān)系運(yùn)算的優(yōu)先級(jí)最低 27. VHDL運(yùn)算符優(yōu)先級(jí)的說法正確的是 A 。 A. NOT的優(yōu)先級(jí)最高 B

12、. AND和NOT屬于同一個(gè)優(yōu)先級(jí) C. NOT的優(yōu)先級(jí)最低 D. 前面的說法都是錯(cuò)誤的 28. VHDL運(yùn)算符優(yōu)先級(jí)的說法正確的是 D 。 A. 括號(hào)不能改變優(yōu)先級(jí) B. 不能使用括號(hào) C. 括號(hào)的優(yōu)先級(jí)最低 D. 括號(hào)可以改變優(yōu)先級(jí) 29. 如果a=1,b=0，則邏輯表達(dá)式（a AND b） OR（ NOT b AND a）的值是 B 。 A. 0 B. 1 C. 2 D. 不確定 30. 關(guān)于關(guān)系運(yùn)算符的說法正確的是 C 。 A. 不能進(jìn)行關(guān)系運(yùn)算 B. 關(guān)系運(yùn)算和數(shù)據(jù)類型無(wú)關(guān) C. 關(guān)系運(yùn)算數(shù)據(jù)類型要相同 D. 前面的說法都錯(cuò)誤 31. 轉(zhuǎn)換函數(shù)TO_BITVECTOR(A)的功能是

13、A 。 A. 將STDLOGIC_VECTOR轉(zhuǎn)換為BIT_VECTOR B. 將REAL轉(zhuǎn)換為BIT_VECTOR C. 將TIME轉(zhuǎn)換為BIT_VECTOR D. 前面的說法都錯(cuò)誤 32. VHDL中順序語(yǔ)句放置位置說法正確的是 D 。 A.可以放在進(jìn)程語(yǔ)句中 B. 可以放在子程序中 C. 不能放在任意位置 D. 前面的說法都正確 33. 不屬于順序語(yǔ)句的是 B 。 A. IF語(yǔ)句 B. LOOP語(yǔ)句 C. PROCESS語(yǔ)句 D. CASE語(yǔ)句 34. 正確給變量X賦值的語(yǔ)句是 B 。 A. X<=A+B; B. X:=A+b; C. X=A+B; D. 前面的都不正確 35. E

14、DA的中文含義是 A 。 A. 電子設(shè)計(jì)自動(dòng)化 B. 計(jì)算機(jī)輔助計(jì)算 C. 計(jì)算機(jī)輔助教學(xué) D. 計(jì)算機(jī)輔助制造 36. 可編程邏輯器件的英文簡(jiǎn)稱是 D 。 A. FPGA B. PLA C. PAL D. PLD 37. 現(xiàn)場(chǎng)可編程門陣列的英文簡(jiǎn)稱是 A 。 A. FPGA B. PLA C. PAL D. PLD 38. 基于下面技術(shù)的PLD器件中允許編程次數(shù)最多的是 B 。 A. FLASH B. EEROM C. SRAM D. PROM 39. 在EDA中，ISP的中文含義是 B 。 A. 網(wǎng)絡(luò)供應(yīng)商 B. 在線系統(tǒng)編程 C. 沒有特定意義 D. 使用編程器燒寫PLD芯片 40. 在

15、EDA中，IP的中文含義是 D 。 A. 網(wǎng)絡(luò)供應(yīng)商 B. 在線系統(tǒng)編程 C. 沒有特定意義 D. 知識(shí)產(chǎn)權(quán)核41. EPF10K20TC144-4具有多少個(gè)管腳 A 。 A. 144個(gè) B. 84個(gè) C. 15個(gè) D. 不確定 43. 如果a=1,b=1，則邏輯表達(dá)式（a XOR b） OR（ NOT b AND a）的值是 A 。 A. 0 B. 1 C. 2 D. 不確定 45. VHDL文本編輯中編譯時(shí)出現(xiàn)如下的報(bào)錯(cuò)信息Error: VHDL syntax error: signal declaration must have ；，but found begin instead. 其錯(cuò)

16、誤原因是 A 。A. 信號(hào)聲明缺少分號(hào)。B. 錯(cuò)將設(shè)計(jì)文件存入了根目錄，并將其設(shè)定成工程。C. 設(shè)計(jì)文件的文件名與實(shí)體名不一致。 D. 程序中缺少關(guān)鍵詞。46. VHDL文本編輯中編譯時(shí)出現(xiàn)如下的報(bào)錯(cuò)信息Error: VHDL syntax error: choice value length must match selector expression value length 其錯(cuò)誤原因是 A 。A. 表達(dá)式寬度不匹配。 B. 錯(cuò)將設(shè)計(jì)文件存入了根目錄，并將其設(shè)定成工程。C. 設(shè)計(jì)文件的文件名與實(shí)體名不一致。 D. 程序中缺少關(guān)鍵詞。47. MAX+PLUSII的設(shè)計(jì)文件不能直接保存在 B

17、 。 A 硬盤 B. 根目錄 C. 文件夾 D. 工程目錄 48. MAXPLUSII是哪個(gè)公司的軟件 A 。 A. ALTERA B. ATMEL C. LATTICE D. XILINX 49. MAXPLUSII不支持的輸入方式是 D 。 A. 文本輸入 B. 原理圖輸入 C. 波形輸入 D. 矢量輸入 50. MAXPLUSII中原理圖的后綴是 B 。 A. DOC B. GDF C. BMP D. JIF 51. 在一個(gè)VHDL設(shè)計(jì)中Idata是一個(gè)信號(hào)，數(shù)據(jù)類型為std_logic_vector，試指出下面那個(gè)賦值語(yǔ)句是錯(cuò)誤的。 D 。 A.idata <= “0000111

18、1”; B.idata <= b”0000_1111”;C.idata <= X”AB” D. idata <= B”21”;52. 在VHDL語(yǔ)言中，下列對(duì)時(shí)鐘邊沿檢測(cè)描述中，錯(cuò)誤的是 D 。 A.if clkevent and clk = 1 then B.if falling_edge(clk) thenC.if clkevent and clk = 0 then D.if clkstable and not clk = 1 then54. 在一個(gè)VHDL設(shè)計(jì)中idata是一個(gè)信號(hào)，數(shù)據(jù)類型為integer，數(shù)據(jù)范圍0 to 127，下面哪個(gè)賦值語(yǔ)句是正確的。 C 。

19、A.idata := 32; B.idata <= 16#A0#; C.idata <= 16#7#E1; D.idata := B#1010#;55. 下列那個(gè)流程是正確的基于EDA軟件的FPGA / CPLD設(shè)計(jì)流程： A 。 A.原理圖/HDL文本輸入功能仿真綜合適配編程下載硬件測(cè)試B.原理圖/HDL文本輸入適配綜合功能仿真編程下載硬件測(cè)試；C.原理圖/HDL文本輸入功能仿真綜合編程下載適配硬件測(cè)試；D.原理圖/HDL文本輸入功能仿真適配編程下載綜合硬件測(cè)試56. 在VHDL語(yǔ)言中，下列對(duì)進(jìn)程（PROCESS）語(yǔ)句的語(yǔ)句結(jié)構(gòu)及語(yǔ)法規(guī)則的描述中，正確的是 A 。 A.PROCE

20、SS為一無(wú)限循環(huán)語(yǔ)句;敏感信號(hào)發(fā)生更新時(shí)啟動(dòng)進(jìn)程，執(zhí)行完成后，等待下一次進(jìn)程啟動(dòng)。 B.敏感信號(hào)參數(shù)表中，應(yīng)列出進(jìn)程中使用的所有輸入信號(hào)；C.進(jìn)程由說明部分、結(jié)構(gòu)體部分、和敏感信號(hào)參數(shù)表三部分組成；D.當(dāng)前進(jìn)程中聲明的信號(hào)也可用于其他進(jìn)程。57. 對(duì)于信號(hào)和變量的說法，哪一個(gè)是不正確的： A 。 A.信號(hào)用于作為進(jìn)程中局部數(shù)據(jù)存儲(chǔ)單元B.變量的賦值是立即完成的C.信號(hào)在整個(gè)結(jié)構(gòu)體內(nèi)的任何地方都能適用D.變量和信號(hào)的賦值符號(hào)不一樣58. VHDL語(yǔ)言共支持四種常用庫(kù)，其中哪種庫(kù)是用戶的VHDL設(shè)計(jì)現(xiàn)行工作庫(kù)： D 。 A.IEEE庫(kù)B.VITAL庫(kù) C.STD庫(kù)D.WORK工作庫(kù)59. 下列語(yǔ)句

21、中，不屬于并行語(yǔ)句的是： B 。 A.進(jìn)程語(yǔ)句B.CASE語(yǔ)句 C.元件例化語(yǔ)句D.WHENELSE語(yǔ)句60. 下面哪一條命令是MAX+PLUSII在時(shí)序仿真時(shí)執(zhí)行加載節(jié)點(diǎn)的命令？ C 。 A. file>set project to current file B. assign>pin/location chipC. node>enter node from SNFD. file>create default symbol61. 在EDA工具中，能將硬件描述語(yǔ)言轉(zhuǎn)換為硬件電路的重要工具軟件稱為 D 。 A.仿真器B.綜合器C.適配器D.下載器62. VHDL文本編輯中

22、編譯時(shí)出現(xiàn)如下的報(bào)錯(cuò)信息Error: Cant open VHDL “WORK” 其錯(cuò)誤原因是 B 。A. 錯(cuò)將設(shè)計(jì)文件的后綴寫成.tdf，而非.vhd 。B. 錯(cuò)將設(shè)計(jì)文件存入了根目錄，并將其設(shè)定成工程。C. 設(shè)計(jì)文件的文件名與實(shí)體名不一致。D. 程序中缺少關(guān)鍵詞。63. 在VHDL的CASE語(yǔ)句中，條件句中的“=>”不是操作符號(hào)，它只相當(dāng)與 B 作用。A. IFB. THENC. ANDD. OR64. 下面哪一條命令是MAXPLUSII軟件中引腳鎖定的命令 C 。A file>set project to current fileBnode>enter node fro

23、m SNFC assign>pin/location chipD file>create default symbol65. 下列關(guān)于信號(hào)的說法不正確的是 C 。A . 信號(hào)相當(dāng)于器件內(nèi)部的一個(gè)數(shù)據(jù)暫存節(jié)點(diǎn)。B. 信號(hào)的端口模式不必定義，它的數(shù)據(jù)既可以流進(jìn)，也可以流出。C. 在同一進(jìn)程中，對(duì)一個(gè)信號(hào)多次賦值，其結(jié)果只有第一次賦值起作用。D. 信號(hào)在整個(gè)結(jié)構(gòu)體內(nèi)的任何地方都能適用。66. 下面哪一個(gè)可以用作VHDL中的合法的實(shí)體名 D 。A. ORB. VARIABLE C. SIGNALD. OUT167. VHDL文本編輯中編譯時(shí)出現(xiàn)如下的報(bào)錯(cuò)信息Error:Line1,File

24、 e:muxfilemux21.tdf: TDF syntax error其錯(cuò)誤原因是 A 。A. 錯(cuò)將設(shè)計(jì)文件的后綴寫成.tdf 而非.vhd 。B. 錯(cuò)將設(shè)計(jì)文件存入了根目錄，并將其設(shè)定成工程。C. 設(shè)計(jì)文件的文件名與實(shí)體名不一致。D. 程序中缺少關(guān)鍵詞。68. 下列關(guān)于變量的說法正確的是 A 。A. 變量是一個(gè)局部量，它只能在進(jìn)程和子程序中使用。B. 變量的賦值不是立即發(fā)生的，它需要有一個(gè)延時(shí)。C. 在進(jìn)程的敏感信號(hào)表中，既可以使用信號(hào)，也可以使用變量。D. 變量賦值的一般表達(dá)式為：目標(biāo)變量名<= 表達(dá)式。69. 下列關(guān)于CASE語(yǔ)句的說法不正確的是 B 。A. 條件句中的選擇值或

25、標(biāo)識(shí)符所代表的值必須在表達(dá)式的取值范圍內(nèi)。B. CASE語(yǔ)句中必須要有WHEN OTHERS=>NULL；語(yǔ)句。C. CASE語(yǔ)句中的選擇值只能出現(xiàn)一次，且不允許有相同的選擇值的條件語(yǔ)句出現(xiàn) 。D. CASE語(yǔ)句執(zhí)行必須選中，且只能選中所列條件語(yǔ)句中的一條。70. VHDL中,為目標(biāo)變量賦值符號(hào)是 D 。A. =:B. =C. <=D.:=71. 在VHDL中,可以用語(yǔ)句 D 表示檢測(cè)clock下降沿。A. clock event B. clock event and clock=1 C. clock=0 D. clock event and clock=072.在VHDL的FOR

26、_LOOP語(yǔ)句中的循環(huán)變量是一個(gè)臨時(shí)變量，屬于LOOP語(yǔ)句的局部量， B 事先聲明。 A. 必須B. 不必C. 其類型要D.其屬性要73. 在VHDL中，語(yǔ)句”FOR I IN 0 TO 7 LOOP ”定義循環(huán)次數(shù)為 A 次。A. 8B. 7C. 0D.174. 在VHDL中，PROCESS結(jié)構(gòu)內(nèi)部是由 B 語(yǔ)句組成的。A. 順序B. 順序和并行C. 并行D.任何75. 執(zhí)行MAX+PLUSII的 C 命令，可以對(duì)設(shè)計(jì)的電路進(jìn)行仿真。A.Creat Default SymbolB.CompilerC.SimulatorD.Programmer76. 在VHDL中，PROCESS本身是 C 語(yǔ)

27、句。A. 順序B.順序和并行C.并行D.任何77. 下面哪一個(gè)是VHDL中的波形編輯文件的后綴名 B 。A. gdfB. scfC. sys D. tdf78. 在元件例化語(yǔ)句中，用 D 符號(hào)實(shí)現(xiàn)名稱映射，將例化元件端口聲明語(yǔ)句中的信號(hào)與PORT MAP（）中的信號(hào)名關(guān)聯(lián)起來。A. =B. :=C. <=D.=>79.在VHDL中，含WAIT語(yǔ)句的進(jìn)程PROCESS的括弧中 B 再加敏感信號(hào)，否則則是非法的。A. 可以B.不能C. 必須D. 有時(shí)可以80.在MAX+PLUSII集成環(huán)境下為圖形文件產(chǎn)生一個(gè)元件符號(hào)的主要作用是 D 。 A. 綜合B. 編譯C. 仿真D.被高層次電路設(shè)

28、計(jì)調(diào)用82. VHDL文本編輯中編譯時(shí)出現(xiàn)如下的報(bào)錯(cuò)信息Error: VHDL Design File “mux21” must contain an entity of the same name 其錯(cuò)誤原因是 C 。A. 錯(cuò)將設(shè)計(jì)文件的后綴寫成.tdf 而非.vhd 。B. 錯(cuò)將設(shè)計(jì)文件存入了根目錄，并將其設(shè)定成工程。 C. 設(shè)計(jì)文件的文件名與實(shí)體名不一致。 D. 程序中缺少關(guān)鍵詞。84. 綜合是EDA設(shè)計(jì)流程的關(guān)鍵步驟，綜合就是把抽象設(shè)計(jì)層次中的一種表示轉(zhuǎn)化成另一種表示的過程；在下面對(duì)綜合的描述中， 是錯(cuò)誤的。A. 綜合就是將電路的高級(jí)語(yǔ)言轉(zhuǎn)化成低級(jí)的，可與FPGA / CPLD的基本結(jié)

29、構(gòu)相映射的網(wǎng)表文件； B. 為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對(duì)綜合加以約束，稱為綜合約束；C. 綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過程，并且這種映射關(guān)系不是唯一的。 D. 綜合是純軟件的轉(zhuǎn)換過程，與器件硬件結(jié)構(gòu)無(wú)關(guān)；85. 關(guān)于VHDL中的數(shù)字，請(qǐng)找出以下數(shù)字中數(shù)值最小的一個(gè)：D A. 2#1111_1110#B. 8#276# C. 10#170#D. 16#E#E186. 以下對(duì)于進(jìn)程PROCESS的說法，正確的是： C 。A. 進(jìn)程之間可以通過變量進(jìn)行通信 B. 進(jìn)程內(nèi)部由一組并行語(yǔ)句來描述進(jìn)程功能C. 進(jìn)程語(yǔ)句本身是并行語(yǔ)句 D.一個(gè)進(jìn)程可以同時(shí)描

30、述多個(gè)時(shí)鐘信號(hào)的同步時(shí)序邏輯87. 進(jìn)程中的信號(hào)賦值語(yǔ)句，其信號(hào)更新是 C 。A.按順序完成； B.比變量更快完成；C.在進(jìn)程的最后完成； D.以上都不對(duì)。88關(guān)于VHDL中的數(shù)字，請(qǐng)找出以下數(shù)字中最大的一個(gè)： A 。A2#1111_1110# B.8#276# C. 0#170# D.6#E#E189VHDL語(yǔ)言是一種結(jié)構(gòu)化設(shè)計(jì)語(yǔ)言；一個(gè)設(shè)計(jì)實(shí)體（電路模塊）包括實(shí)體與結(jié)構(gòu)體兩部分，結(jié)構(gòu)體描述 B 。A器件外部特性； B器件的內(nèi)部功能；C器件的綜合約束；D.器件外部特性與內(nèi)部功能。90下列標(biāo)識(shí)符中， B 是不合法的標(biāo)識(shí)符。A. State0B. 9moonC. Not_Ack_0D. sign

31、al91在VHDL中，IF語(yǔ)句中至少應(yīng)有1個(gè)條件句，條件句必須由 C 表達(dá)式構(gòu)成。A. BITB. STD_LOGICC. BOOLEAND. INTEGER92. 在VHDL中 D 不能將信息帶出對(duì)它定義的當(dāng)前設(shè)計(jì)單元。A. 信號(hào)B. 常量C. 數(shù)據(jù)D. 變量93.在VHDL中，為定義的信號(hào)賦初值，應(yīng)該使用_D_ 符號(hào)。A. =：B. =C. :=D. <=94.在VHDL中，一個(gè)設(shè)計(jì)實(shí)體可以擁有一個(gè)或多個(gè) D A. 設(shè)計(jì)實(shí)體B. 結(jié)構(gòu)體 C. 輸入 D. 輸出95. 執(zhí)行下列語(yǔ)句后Q的值等于 A 。SIGNAL E: STD_LOGIC_VECTOR (2 TO 5);SIGNAL

32、Q: STD_LOGIC_VECTOR (9 DOWNTO 2);E<=(2=>1, 4=>1, OTHERS=>0);Q<=(2=>E (2), 4=>E (3), 5=>1, 7=>E (5), OTHERS=>E (4); A “11011011” B. “00110100” C. “11011001” D. “00101100” 96. 在VHDL的IEEE標(biāo)準(zhǔn)庫(kù)中，預(yù)定義的標(biāo)準(zhǔn)邏輯位STD_LOGIC的數(shù)據(jù)類型中是用 表示的。 A 小寫字母和數(shù)字 B. 大寫字母數(shù)字 C.大或小寫字母和數(shù)字 D. 全部是數(shù)字 97. 執(zhí)行MA

33、X+PLUSII的 A 命令，可以為設(shè)計(jì)電路建立一個(gè)元件符號(hào)。A create default symbol B. simulator C. compiler D. timing analyzer 98. 在VHDL中，條件信號(hào)賦值語(yǔ)句WHEN_ELSE屬于 D 語(yǔ)句。A 并行和順序 B. 順序 C. 并行 D. 不存在的 99. 在VHDL的IEEE標(biāo)準(zhǔn)庫(kù)中，預(yù)定義的標(biāo)準(zhǔn)邏輯數(shù)據(jù)STD_LOGIC有 C 種邏輯值。A 2 B. 3 C. 9 D. 8 100.一個(gè)能為VHDL綜合器接受，并能作為一個(gè)獨(dú)立設(shè)計(jì)單元的完整VHDL程序成為 C 。A 設(shè)計(jì)輸入 B. 設(shè)計(jì)輸出 C. 設(shè)計(jì)實(shí)體 D.

34、設(shè)計(jì)結(jié)構(gòu) 二、名詞解釋1. FPGA FieldProgrammable Gate Array 現(xiàn)場(chǎng)可編程門陣列2 VHDL Very-High-Speed Integrated Circuit Hardware Description Language)甚高速集成電路硬件描述語(yǔ)言3  HDL Hardware Description Language硬件描述語(yǔ)言 5 CPLD Complex Programmable Logic Device復(fù)雜可編程邏輯器件6 PLD Programmable Logic Device 可編程邏輯器件 7 GAL generic arr

35、ay logic通用陣列邏輯14.IPIntellectual Property 知識(shí)產(chǎn)15ASIC Application Specific Integrated Circuits 專用集成電路16 ISP In System Programmable 在系統(tǒng)可編程17 ICR In Circuit Re-config 在電路可重構(gòu)18 RTL Register Transfer Level 寄存器傳輸19EDA Electronic Design Automation 電子設(shè)計(jì)自動(dòng)化1. ASIC專用集成電路2. FPGA現(xiàn)場(chǎng)可編程門陣列3. CPLD復(fù)雜可編程邏輯器件4. EDA電子設(shè)計(jì)

36、自動(dòng)化5. IP知識(shí)產(chǎn)權(quán)核6. SOC單芯片系統(tǒng)三、程序改錯(cuò)題(1)library ieee;entity count10 isport(reset:in std_logic; en_clk:in std_logic; clk: in std_logic; co:out std_logic;qcnt:buffer std_logic_vector(3 downto 0); 1、 0） end cout10; 2、 count10 architecture behave of count10 is 3、 begin porcess(reset,en_clk,clk) 4、 process beg

37、inif reset='0' or en_clk='0' then qcnt<=(others=>'o'); 5、 0 elseif clk'event and clk='1' then 6、 elsif if qcnt='1001' then 7、”1001” qcnt<=0 ; 8、”0000” co<='1' else qcnt<=qcnt+1 9、 ; co<='0' end if; 10、 end if ; end process

38、;end behave;(2) library ieee;entity c16bit isport(clk,sclr,dire:in std_logic; q:buffer std_logic_vcetor(15 downto 0); 1、vector co:buffer std.logic); 2、std_logicend c6bit; 3、c16bitarchitecture a of c16bit is 4、beginporcess(clk) 5、process begin if clk'event and clk='1' then if sclr='0&

39、#39; then q<="0000000000000000" 6、 ; 1' then q<="000000000000000" 7、"0000000000000000" co<='1' elsif q="0000000000000000" and dire='0' then co<='0' elseif dire='1' then 8、 elsif q<=q+1; co<='0' else

40、 q=q-1; 9、 <= co<='1' end if; 10、 end if ; end process;end a;四、VHDL程序填空1. 下面程序是1位十進(jìn)制計(jì)數(shù)器的VHDL描述，試補(bǔ)充完整。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 ISPORT ( CLK : IN STD_LOGIC ; Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ;END CNT10;ARCHITECTURE bhv OF C

41、NT10 ISSIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS (CLK) BEGINIF CLK'EVENT AND CLK = '1' THEN- 邊沿檢測(cè)IF Q1 > 10 THENQ1 <= (OTHERS => '0');- 置零ELSEQ1 <= Q1 + 1 ;- 加1END IF;END IF;END PROCESS ;Q <= Q1;END bhv;2. 下面是一個(gè)多路選擇器的VHDL描述，試補(bǔ)充完整。LIBRARY IEEE;USE IEEE.S

42、TD_LOGIC_1164.ALL;ENTITY bmux ISPORT (sel : IN STD_LOGIC;A, B : IN STD_LOGIC_VECTOR(7 DOWNTO 0);Y: OUT STD_LOGIC_VECTOR(7 DOWNTO 0) ;END bmux;ARCHITECTURE bhv OF bmux ISBEGINy <= A when sel = '1' ELSE B;END bhv;五、編程題：請(qǐng)按題中要求寫出相應(yīng)VHDL程序。1. 帶計(jì)數(shù)使能的異步復(fù)位計(jì)數(shù)器輸入端口：clk時(shí)鐘信號(hào)rst異步復(fù)位信號(hào)en計(jì)數(shù)使能load同步裝載data

43、（裝載）數(shù)據(jù)輸入，位寬為10輸出端口：q計(jì)數(shù)輸出，位寬為10LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT1024 ISPORT (CLK, RST, EN, LOAD: IN STD_LOGIC;DATA : IN STD_LOGIC_VECTOR (9 DOWNTO 0);Q : OUT STD_LOGIC_VECTOR (9 DOWNTO 0) );END CNT1024;ARCHITECTURE ONE OF CNT1024 ISBEGINPROCESS (CLK,

44、RST, EN, LOAD, DATA)VARIABLE Q1 : STD_LOGIC_VECTOR (9 DOWNTO 0);BEGINIF RST = '1' THENQ1 := (OTHERS => '0');ELSIF CLK = '1' AND CLK'EVENT THENIF LOAD = '1' THEN Q1 := DATA;ELSEIF EN = '1' THENQ1 := Q1 + 1;END IF;END IF; END IF;Q <= Q1;END PROCESS;END

45、 ONE;2. 看下面原理圖，寫出相應(yīng)VHDL描述LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY TRI_STATE ISPORT (E, A : IN STD_LOGIC;Y : INOUT STD_LOGIC;B : OUT STD_LOGIC);END TRI_STATE;ARCHITECTURE BEHAV OF TRI_STATE ISBEGINPROCESS (E, A, Y)BEGINIF E = '0' THENB <= Y;Y <= 'Z'ELSEB <= 'Z'

46、Y <= A;END IF;END PROCESS;END BEHAV;3、真值表如下（實(shí)現(xiàn)JK觸發(fā)器功能）：library ieee; entity jk1 is port(j,k,clk:in std_logic; q:out std_logic);end jk1;architecture behave of jk1 is signal q_temp:std_logic; begin pl:process(j,k) variable comb:std_logic_vector(1 downto 0); begin wait until clk'event and clk='0' comb:=j&k; case comb is when"00"=>q_temp<=q_temp; when"01"=>q_temp<='0' when"10"=>q_temp<='1' when"11"=>q_temp<=(not q_temp); when others=>q_te