《EDA技術與實踐》期末復習資料(含答案)

1、泉州經貿職業(yè)技術學院EDA技術與實踐期末復習資料（含答案）一、 選擇題1、在執(zhí)行MAX+PLUS的 D 命令，可以精確分析設計電路輸入與輸出波形間的延時量。A .Create default symbol  B. Simulator C. compiler          D.Timing  Analyzer2、VHDL常用的庫是 A  A. IEEE      B.STD     C

2、. WORK     D. PACKAGE3、下面既是并行語句又是串行語句的是 C A.變量賦值    B.信號賦值      C.PROCESS語句    D.WHENELSE語句4、在VHDL中，用語句 D 表示clock的下降沿。A. clockEVENT  B. clockEVENT  AND  clock=1   C. clock=0  D. clockEVENT  AND &

3、#160;clock=01. 一個項目的輸入輸出端口是定義在 A 。 A. 實體中 B. 結構體中 C. 任何位置 D. 進程體 2. 描述項目具有邏輯功能的是 B 。 A. 實體 B. 結構體 C. 配置 D. 進程 3. 關鍵字ARCHITECTURE定義的是 A 。A. 結構體 B. 進程 C. 實體 D. 配置 4. MAXPLUSII中編譯VHDL源程序時要求 C 。A.文件名和實體可不同名 B.文件名和實體名無關 C. 文件名和實體名要相同 D. 不確定 5. 1987標準的VHDL語言對大小寫是 D 。 A. 敏感的 B. 只能用小寫 C. 只能用大寫 D. 不敏感 6. 關于1

4、987標準的VHDL語言中，標識符描述正確的是 A 。 A. 必須以英文字母開頭 B.可以使用漢字開頭C.可以使用數(shù)字開頭 D.任何字符都可以 7. 關于1987標準的VHDL語言中，標識符描述正確的是 B 。 A. 下劃線可以連用 B. 下劃線不能連用 C. 不能使用下劃線 D. 可以使用任何字符 8. 符合1987VHDL標準的標識符是 A 。 A. A_2 B. A+2 C. 2A D. 229. 符合1987VHDL標準的標識符是 A 。 A. a_2_3 B. a_2 C. 2_2_a D. 2a 10. 不符合1987VHDL標準的標識符是 C 。 A. a_1_in B. a_i

5、n_2 C. 2_a D. asd_1 11. 不符合1987VHDL標準的標識符是 D 。 A. a2b2 B. a1b1 C. ad12 D. %50 1.一個項目的輸入輸出端口是定義在（  ）1-5 ACDCD 6-10 CCACAA. 實體中；.B. 結構體中；C. 任何位置；D. 進程中。2. MAXPLUS2中編譯VHDL源程序時要求(   )A. 文件名和實體可以不同名；B. 文件名和實體名無關；C. 文件名和實體名要相同；D. 不確定。3. VHDL語言中變量定義的位置是(  )A. 實體中中任何位置；B. 實體中特定位置；C. 結構體中

6、任何位置；D. 結構體中特定位置。 4.可以不必聲明而直接引用的數(shù)據(jù)類型是(  )A. STD_LOGIC ；B. STD_LOGIC_VECTOR；C. BIT；D. ARRAY。 5. MAXPLUS2不支持的輸入方式是(  )A  文本輸入；.B. 原理圖輸入；C. 波形輸入；D. 矢量輸入。 6.大規(guī)?？删幊唐骷饕蠪PGA、CPLD兩類，下列對FPGA結構與工作原理的描述中，正確的是(  )A.  FPGA全稱為復雜可編程邏輯器件；B.  FPGA是基于乘積項結構的可編程邏輯器件；C. 基于S

7、RAM的FPGA器件，在每次上電后必須進行一次配置；D. 在Altera公司生產的器件中，MAX7000系列屬FPGA結構。 7.下面不屬于順序語句的是(   )A.  IF語句；B.  LOOP語句；C. PROCESS語句；D. CASE語句。 8. VHDL語言是一種結構化設計語言；一個設計實體（電路模塊）包括實體與結構體兩部分，實體體描述的是(  )A. 器件外部特性；B. 器件的內部功能；C. 器件的綜合約束；D. 器件外部特性與內部功能。 9. 進程中的信號賦值語句，其信號更新是(  )A.

8、按順序完成；B. 比變量更快完成；C. 在進程的最后完成；D. 都不對。 10. 嵌套使用IF語句，其綜合結果可實現(xiàn)：(  )A. 帶優(yōu)先級且條件相與的邏輯電路；B. 條件相或的邏輯電路；C. 三態(tài)控制電路；D. 雙向控制電路。12. VHDL語言中變量定義的位置是 D 。 A. 實體中中任何位置 B. 實體中特定位置 C.結構體中任何位置 D. 結構體中特定位置 13. VHDL語言中信號定義的位置是 D 。 A. 實體中任何位置 B. 實體中特定位置 C. 結構體中任何位置 D. 結構體中特定位置14. 變量是局部量可以寫在 B 。 A. 實體中 B. 進程中 C. 線

9、粒體 D. 種子體中 15. 變量和信號的描述正確的是 A 。 A. 變量賦值號是:= B. 信號賦值號是:= C. 變量賦值號是<= D. 二者沒有區(qū)別 16. 變量和信號的描述正確的是 B 。 A. 變量可以帶出進程 B. 信號可以帶出進程 C. 信號不能帶出進程 D. 二者沒有區(qū)別17. 關于VHDL數(shù)據(jù)類型，正確的是 D 。 A. 數(shù)據(jù)類型不同不能進行運算 B. 數(shù)據(jù)類型相同才能進行運算 C. 數(shù)據(jù)類型相同或相符就可以運算 D. 運算與數(shù)據(jù)類型無關 18. 下面數(shù)據(jù)中屬于實數(shù)的是 A 。 A. 4.2 B. 3 C. 1 D. “11011” 19. 下面數(shù)據(jù)中屬于位矢量的是 D

10、 。A. 4.2 B. 3 C. 1 D. “11011” 20. 關于VHDL數(shù)據(jù)類型，正確的是 。 A. 用戶不能定義子類型 B. 用戶可以定義子類型 C. 用戶可以定義任何類型的數(shù)據(jù) D. 前面三個答案都是錯誤的 21. 可以不必聲明而直接引用的數(shù)據(jù)類型是 C 。 A. STD_LOGIC B. STD_LOGIC_VECTOR C. BIT D. 前面三個答案都是錯誤的 22. STD_LOGIG_1164中定義的高阻是字符 D 。 A. X B. x C. z D. Z 23. STD_LOGIG_1164中字符H定義的是 A 。 A. 弱信號1 B. 弱信號0 C. 沒有這個定義

11、D. 初始值 24. 使用STD_LOGIG_1164使用的數(shù)據(jù)類型時 B 。 A.可以直接調用 B.必須在庫和包集合中聲明 C.必須在實體中聲明 D. 必須在結構體中聲明 25. 關于轉化函數(shù)正確的說法是 B 。 A. 任何數(shù)據(jù)類型都可以通過轉化函數(shù)相互轉化 B. 只有特定類型的數(shù)據(jù)類型可以轉化 C. 任何數(shù)據(jù)類型都不能轉化 D. 前面說法都是錯誤的 26. VHDL運算符優(yōu)先級的說法正確的是 C 。 A. 邏輯運算的優(yōu)先級最高 B. 關系運算的優(yōu)先級最高 C. 邏輯運算的優(yōu)先級最低 D. 關系運算的優(yōu)先級最低 27. VHDL運算符優(yōu)先級的說法正確的是 A 。 A. NOT的優(yōu)先級最高 B

12、. AND和NOT屬于同一個優(yōu)先級 C. NOT的優(yōu)先級最低 D. 前面的說法都是錯誤的 28. VHDL運算符優(yōu)先級的說法正確的是 D 。 A. 括號不能改變優(yōu)先級 B. 不能使用括號 C. 括號的優(yōu)先級最低 D. 括號可以改變優(yōu)先級 29. 如果a=1,b=0，則邏輯表達式（a AND b） OR（ NOT b AND a）的值是 B 。 A. 0 B. 1 C. 2 D. 不確定 30. 關于關系運算符的說法正確的是 C 。 A. 不能進行關系運算 B. 關系運算和數(shù)據(jù)類型無關 C. 關系運算數(shù)據(jù)類型要相同 D. 前面的說法都錯誤 31. 轉換函數(shù)TO_BITVECTOR(A)的功能是

13、A 。 A. 將STDLOGIC_VECTOR轉換為BIT_VECTOR B. 將REAL轉換為BIT_VECTOR C. 將TIME轉換為BIT_VECTOR D. 前面的說法都錯誤 32. VHDL中順序語句放置位置說法正確的是 D 。 A.可以放在進程語句中 B. 可以放在子程序中 C. 不能放在任意位置 D. 前面的說法都正確 33. 不屬于順序語句的是 B 。 A. IF語句 B. LOOP語句 C. PROCESS語句 D. CASE語句 34. 正確給變量X賦值的語句是 B 。 A. X<=A+B; B. X:=A+b; C. X=A+B; D. 前面的都不正確 35. E

14、DA的中文含義是 A 。 A. 電子設計自動化 B. 計算機輔助計算 C. 計算機輔助教學 D. 計算機輔助制造 36. 可編程邏輯器件的英文簡稱是 D 。 A. FPGA B. PLA C. PAL D. PLD 37. 現(xiàn)場可編程門陣列的英文簡稱是 A 。 A. FPGA B. PLA C. PAL D. PLD 38. 基于下面技術的PLD器件中允許編程次數(shù)最多的是 B 。 A. FLASH B. EEROM C. SRAM D. PROM 39. 在EDA中，ISP的中文含義是 B 。 A. 網(wǎng)絡供應商 B. 在線系統(tǒng)編程 C. 沒有特定意義 D. 使用編程器燒寫PLD芯片 40. 在

15、EDA中，IP的中文含義是 D 。 A. 網(wǎng)絡供應商 B. 在線系統(tǒng)編程 C. 沒有特定意義 D. 知識產權核41. EPF10K20TC144-4具有多少個管腳 A 。 A. 144個 B. 84個 C. 15個 D. 不確定 43. 如果a=1,b=1，則邏輯表達式（a XOR b） OR（ NOT b AND a）的值是 A 。 A. 0 B. 1 C. 2 D. 不確定 45. VHDL文本編輯中編譯時出現(xiàn)如下的報錯信息Error: VHDL syntax error: signal declaration must have ；，but found begin instead. 其錯

16、誤原因是 A 。A. 信號聲明缺少分號。B. 錯將設計文件存入了根目錄，并將其設定成工程。C. 設計文件的文件名與實體名不一致。 D. 程序中缺少關鍵詞。46. VHDL文本編輯中編譯時出現(xiàn)如下的報錯信息Error: VHDL syntax error: choice value length must match selector expression value length 其錯誤原因是 A 。A. 表達式寬度不匹配。 B. 錯將設計文件存入了根目錄，并將其設定成工程。C. 設計文件的文件名與實體名不一致。 D. 程序中缺少關鍵詞。47. MAX+PLUSII的設計文件不能直接保存在 B

17、 。 A 硬盤 B. 根目錄 C. 文件夾 D. 工程目錄 48. MAXPLUSII是哪個公司的軟件 A 。 A. ALTERA B. ATMEL C. LATTICE D. XILINX 49. MAXPLUSII不支持的輸入方式是 D 。 A. 文本輸入 B. 原理圖輸入 C. 波形輸入 D. 矢量輸入 50. MAXPLUSII中原理圖的后綴是 B 。 A. DOC B. GDF C. BMP D. JIF 51. 在一個VHDL設計中Idata是一個信號，數(shù)據(jù)類型為std_logic_vector，試指出下面那個賦值語句是錯誤的。 D 。 A.idata <= “0000111

18、1”; B.idata <= b”0000_1111”;C.idata <= X”AB” D. idata <= B”21”;52. 在VHDL語言中，下列對時鐘邊沿檢測描述中，錯誤的是 D 。 A.if clkevent and clk = 1 then B.if falling_edge(clk) thenC.if clkevent and clk = 0 then D.if clkstable and not clk = 1 then54. 在一個VHDL設計中idata是一個信號，數(shù)據(jù)類型為integer，數(shù)據(jù)范圍0 to 127，下面哪個賦值語句是正確的。 C 。

19、A.idata := 32; B.idata <= 16#A0#; C.idata <= 16#7#E1; D.idata := B#1010#;55. 下列那個流程是正確的基于EDA軟件的FPGA / CPLD設計流程： A 。 A.原理圖/HDL文本輸入功能仿真綜合適配編程下載硬件測試B.原理圖/HDL文本輸入適配綜合功能仿真編程下載硬件測試；C.原理圖/HDL文本輸入功能仿真綜合編程下載適配硬件測試；D.原理圖/HDL文本輸入功能仿真適配編程下載綜合硬件測試56. 在VHDL語言中，下列對進程（PROCESS）語句的語句結構及語法規(guī)則的描述中，正確的是 A 。 A.PROCE

20、SS為一無限循環(huán)語句;敏感信號發(fā)生更新時啟動進程，執(zhí)行完成后，等待下一次進程啟動。 B.敏感信號參數(shù)表中，應列出進程中使用的所有輸入信號；C.進程由說明部分、結構體部分、和敏感信號參數(shù)表三部分組成；D.當前進程中聲明的信號也可用于其他進程。57. 對于信號和變量的說法，哪一個是不正確的： A 。 A.信號用于作為進程中局部數(shù)據(jù)存儲單元B.變量的賦值是立即完成的C.信號在整個結構體內的任何地方都能適用D.變量和信號的賦值符號不一樣58. VHDL語言共支持四種常用庫，其中哪種庫是用戶的VHDL設計現(xiàn)行工作庫： D 。 A.IEEE庫B.VITAL庫 C.STD庫D.WORK工作庫59. 下列語句

21、中，不屬于并行語句的是： B 。 A.進程語句B.CASE語句 C.元件例化語句D.WHENELSE語句60. 下面哪一條命令是MAX+PLUSII在時序仿真時執(zhí)行加載節(jié)點的命令？ C 。 A. file>set project to current file B. assign>pin/location chipC. node>enter node from SNFD. file>create default symbol61. 在EDA工具中，能將硬件描述語言轉換為硬件電路的重要工具軟件稱為 D 。 A.仿真器B.綜合器C.適配器D.下載器62. VHDL文本編輯中

22、編譯時出現(xiàn)如下的報錯信息Error: Cant open VHDL “WORK” 其錯誤原因是 B 。A. 錯將設計文件的后綴寫成.tdf，而非.vhd 。B. 錯將設計文件存入了根目錄，并將其設定成工程。C. 設計文件的文件名與實體名不一致。D. 程序中缺少關鍵詞。63. 在VHDL的CASE語句中，條件句中的“=>”不是操作符號，它只相當與 B 作用。A. IFB. THENC. ANDD. OR64. 下面哪一條命令是MAXPLUSII軟件中引腳鎖定的命令 C 。A file>set project to current fileBnode>enter node fro

23、m SNFC assign>pin/location chipD file>create default symbol65. 下列關于信號的說法不正確的是 C 。A . 信號相當于器件內部的一個數(shù)據(jù)暫存節(jié)點。B. 信號的端口模式不必定義，它的數(shù)據(jù)既可以流進，也可以流出。C. 在同一進程中，對一個信號多次賦值，其結果只有第一次賦值起作用。D. 信號在整個結構體內的任何地方都能適用。66. 下面哪一個可以用作VHDL中的合法的實體名 D 。A. ORB. VARIABLE C. SIGNALD. OUT167. VHDL文本編輯中編譯時出現(xiàn)如下的報錯信息Error:Line1,File

24、 e:muxfilemux21.tdf: TDF syntax error其錯誤原因是 A 。A. 錯將設計文件的后綴寫成.tdf 而非.vhd 。B. 錯將設計文件存入了根目錄，并將其設定成工程。C. 設計文件的文件名與實體名不一致。D. 程序中缺少關鍵詞。68. 下列關于變量的說法正確的是 A 。A. 變量是一個局部量，它只能在進程和子程序中使用。B. 變量的賦值不是立即發(fā)生的，它需要有一個延時。C. 在進程的敏感信號表中，既可以使用信號，也可以使用變量。D. 變量賦值的一般表達式為：目標變量名<= 表達式。69. 下列關于CASE語句的說法不正確的是 B 。A. 條件句中的選擇值或

25、標識符所代表的值必須在表達式的取值范圍內。B. CASE語句中必須要有WHEN OTHERS=>NULL；語句。C. CASE語句中的選擇值只能出現(xiàn)一次，且不允許有相同的選擇值的條件語句出現(xiàn) 。D. CASE語句執(zhí)行必須選中，且只能選中所列條件語句中的一條。70. VHDL中,為目標變量賦值符號是 D 。A. =:B. =C. <=D.:=71. 在VHDL中,可以用語句 D 表示檢測clock下降沿。A. clock event B. clock event and clock=1 C. clock=0 D. clock event and clock=072.在VHDL的FOR

26、_LOOP語句中的循環(huán)變量是一個臨時變量，屬于LOOP語句的局部量， B 事先聲明。 A. 必須B. 不必C. 其類型要D.其屬性要73. 在VHDL中，語句”FOR I IN 0 TO 7 LOOP ”定義循環(huán)次數(shù)為 A 次。A. 8B. 7C. 0D.174. 在VHDL中，PROCESS結構內部是由 B 語句組成的。A. 順序B. 順序和并行C. 并行D.任何75. 執(zhí)行MAX+PLUSII的 C 命令，可以對設計的電路進行仿真。A.Creat Default SymbolB.CompilerC.SimulatorD.Programmer76. 在VHDL中，PROCESS本身是 C 語

27、句。A. 順序B.順序和并行C.并行D.任何77. 下面哪一個是VHDL中的波形編輯文件的后綴名 B 。A. gdfB. scfC. sys D. tdf78. 在元件例化語句中，用 D 符號實現(xiàn)名稱映射，將例化元件端口聲明語句中的信號與PORT MAP（）中的信號名關聯(lián)起來。A. =B. :=C. <=D.=>79.在VHDL中，含WAIT語句的進程PROCESS的括弧中 B 再加敏感信號，否則則是非法的。A. 可以B.不能C. 必須D. 有時可以80.在MAX+PLUSII集成環(huán)境下為圖形文件產生一個元件符號的主要作用是 D 。 A. 綜合B. 編譯C. 仿真D.被高層次電路設

28、計調用82. VHDL文本編輯中編譯時出現(xiàn)如下的報錯信息Error: VHDL Design File “mux21” must contain an entity of the same name 其錯誤原因是 C 。A. 錯將設計文件的后綴寫成.tdf 而非.vhd 。B. 錯將設計文件存入了根目錄，并將其設定成工程。 C. 設計文件的文件名與實體名不一致。 D. 程序中缺少關鍵詞。84. 綜合是EDA設計流程的關鍵步驟，綜合就是把抽象設計層次中的一種表示轉化成另一種表示的過程；在下面對綜合的描述中， 是錯誤的。A. 綜合就是將電路的高級語言轉化成低級的，可與FPGA / CPLD的基本結

29、構相映射的網(wǎng)表文件； B. 為實現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對綜合加以約束，稱為綜合約束；C. 綜合可理解為，將軟件描述與給定的硬件結構用電路網(wǎng)表文件表示的映射過程，并且這種映射關系不是唯一的。 D. 綜合是純軟件的轉換過程，與器件硬件結構無關；85. 關于VHDL中的數(shù)字，請找出以下數(shù)字中數(shù)值最小的一個：D A. 2#1111_1110#B. 8#276# C. 10#170#D. 16#E#E186. 以下對于進程PROCESS的說法，正確的是： C 。A. 進程之間可以通過變量進行通信 B. 進程內部由一組并行語句來描述進程功能C. 進程語句本身是并行語句 D.一個進程可以同時描

30、述多個時鐘信號的同步時序邏輯87. 進程中的信號賦值語句，其信號更新是 C 。A.按順序完成； B.比變量更快完成；C.在進程的最后完成； D.以上都不對。88關于VHDL中的數(shù)字，請找出以下數(shù)字中最大的一個： A 。A2#1111_1110# B.8#276# C. 0#170# D.6#E#E189VHDL語言是一種結構化設計語言；一個設計實體（電路模塊）包括實體與結構體兩部分，結構體描述 B 。A器件外部特性； B器件的內部功能；C器件的綜合約束；D.器件外部特性與內部功能。90下列標識符中， B 是不合法的標識符。A. State0B. 9moonC. Not_Ack_0D. sign

31、al91在VHDL中，IF語句中至少應有1個條件句，條件句必須由 C 表達式構成。A. BITB. STD_LOGICC. BOOLEAND. INTEGER92. 在VHDL中 D 不能將信息帶出對它定義的當前設計單元。A. 信號B. 常量C. 數(shù)據(jù)D. 變量93.在VHDL中，為定義的信號賦初值，應該使用_D_ 符號。A. =：B. =C. :=D. <=94.在VHDL中，一個設計實體可以擁有一個或多個 D A. 設計實體B. 結構體 C. 輸入 D. 輸出95. 執(zhí)行下列語句后Q的值等于 A 。SIGNAL E: STD_LOGIC_VECTOR (2 TO 5);SIGNAL

32、Q: STD_LOGIC_VECTOR (9 DOWNTO 2);E<=(2=>1, 4=>1, OTHERS=>0);Q<=(2=>E (2), 4=>E (3), 5=>1, 7=>E (5), OTHERS=>E (4); A “11011011” B. “00110100” C. “11011001” D. “00101100” 96. 在VHDL的IEEE標準庫中，預定義的標準邏輯位STD_LOGIC的數(shù)據(jù)類型中是用 表示的。 A 小寫字母和數(shù)字 B. 大寫字母數(shù)字 C.大或小寫字母和數(shù)字 D. 全部是數(shù)字 97. 執(zhí)行MA

33、X+PLUSII的 A 命令，可以為設計電路建立一個元件符號。A create default symbol B. simulator C. compiler D. timing analyzer 98. 在VHDL中，條件信號賦值語句WHEN_ELSE屬于 D 語句。A 并行和順序 B. 順序 C. 并行 D. 不存在的 99. 在VHDL的IEEE標準庫中，預定義的標準邏輯數(shù)據(jù)STD_LOGIC有 C 種邏輯值。A 2 B. 3 C. 9 D. 8 100.一個能為VHDL綜合器接受，并能作為一個獨立設計單元的完整VHDL程序成為 C 。A 設計輸入 B. 設計輸出 C. 設計實體 D.

34、設計結構 二、名詞解釋1. FPGA FieldProgrammable Gate Array 現(xiàn)場可編程門陣列2 VHDL Very-High-Speed Integrated Circuit Hardware Description Language)甚高速集成電路硬件描述語言3  HDL Hardware Description Language硬件描述語言 5 CPLD Complex Programmable Logic Device復雜可編程邏輯器件6 PLD Programmable Logic Device 可編程邏輯器件 7 GAL generic arr

35、ay logic通用陣列邏輯14.IPIntellectual Property 知識產15ASIC Application Specific Integrated Circuits 專用集成電路16 ISP In System Programmable 在系統(tǒng)可編程17 ICR In Circuit Re-config 在電路可重構18 RTL Register Transfer Level 寄存器傳輸19EDA Electronic Design Automation 電子設計自動化1. ASIC專用集成電路2. FPGA現(xiàn)場可編程門陣列3. CPLD復雜可編程邏輯器件4. EDA電子設計

36、自動化5. IP知識產權核6. SOC單芯片系統(tǒng)三、程序改錯題(1)library ieee;entity count10 isport(reset:in std_logic; en_clk:in std_logic; clk: in std_logic; co:out std_logic;qcnt:buffer std_logic_vector(3 downto 0); 1、 0） end cout10; 2、 count10 architecture behave of count10 is 3、 begin porcess(reset,en_clk,clk) 4、 process beg

37、inif reset='0' or en_clk='0' then qcnt<=(others=>'o'); 5、 0 elseif clk'event and clk='1' then 6、 elsif if qcnt='1001' then 7、”1001” qcnt<=0 ; 8、”0000” co<='1' else qcnt<=qcnt+1 9、 ; co<='0' end if; 10、 end if ; end process

38、;end behave;(2) library ieee;entity c16bit isport(clk,sclr,dire:in std_logic; q:buffer std_logic_vcetor(15 downto 0); 1、vector co:buffer std.logic); 2、std_logicend c6bit; 3、c16bitarchitecture a of c16bit is 4、beginporcess(clk) 5、process begin if clk'event and clk='1' then if sclr='0&

39、#39; then q<="0000000000000000" 6、 ; 1' then q<="000000000000000" 7、"0000000000000000" co<='1' elsif q="0000000000000000" and dire='0' then co<='0' elseif dire='1' then 8、 elsif q<=q+1; co<='0' else

40、 q=q-1; 9、 <= co<='1' end if; 10、 end if ; end process;end a;四、VHDL程序填空1. 下面程序是1位十進制計數(shù)器的VHDL描述，試補充完整。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 ISPORT ( CLK : IN STD_LOGIC ; Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ;END CNT10;ARCHITECTURE bhv OF C

41、NT10 ISSIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS (CLK) BEGINIF CLK'EVENT AND CLK = '1' THEN- 邊沿檢測IF Q1 > 10 THENQ1 <= (OTHERS => '0');- 置零ELSEQ1 <= Q1 + 1 ;- 加1END IF;END IF;END PROCESS ;Q <= Q1;END bhv;2. 下面是一個多路選擇器的VHDL描述，試補充完整。LIBRARY IEEE;USE IEEE.S

42、TD_LOGIC_1164.ALL;ENTITY bmux ISPORT (sel : IN STD_LOGIC;A, B : IN STD_LOGIC_VECTOR(7 DOWNTO 0);Y: OUT STD_LOGIC_VECTOR(7 DOWNTO 0) ;END bmux;ARCHITECTURE bhv OF bmux ISBEGINy <= A when sel = '1' ELSE B;END bhv;五、編程題：請按題中要求寫出相應VHDL程序。1. 帶計數(shù)使能的異步復位計數(shù)器輸入端口：clk時鐘信號rst異步復位信號en計數(shù)使能load同步裝載data

43、（裝載）數(shù)據(jù)輸入，位寬為10輸出端口：q計數(shù)輸出，位寬為10LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT1024 ISPORT (CLK, RST, EN, LOAD: IN STD_LOGIC;DATA : IN STD_LOGIC_VECTOR (9 DOWNTO 0);Q : OUT STD_LOGIC_VECTOR (9 DOWNTO 0) );END CNT1024;ARCHITECTURE ONE OF CNT1024 ISBEGINPROCESS (CLK,

44、RST, EN, LOAD, DATA)VARIABLE Q1 : STD_LOGIC_VECTOR (9 DOWNTO 0);BEGINIF RST = '1' THENQ1 := (OTHERS => '0');ELSIF CLK = '1' AND CLK'EVENT THENIF LOAD = '1' THEN Q1 := DATA;ELSEIF EN = '1' THENQ1 := Q1 + 1;END IF;END IF; END IF;Q <= Q1;END PROCESS;END

45、 ONE;2. 看下面原理圖，寫出相應VHDL描述LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY TRI_STATE ISPORT (E, A : IN STD_LOGIC;Y : INOUT STD_LOGIC;B : OUT STD_LOGIC);END TRI_STATE;ARCHITECTURE BEHAV OF TRI_STATE ISBEGINPROCESS (E, A, Y)BEGINIF E = '0' THENB <= Y;Y <= 'Z'ELSEB <= 'Z'

46、Y <= A;END IF;END PROCESS;END BEHAV;3、真值表如下（實現(xiàn)JK觸發(fā)器功能）：library ieee; entity jk1 is port(j,k,clk:in std_logic; q:out std_logic);end jk1;architecture behave of jk1 is signal q_temp:std_logic; begin pl:process(j,k) variable comb:std_logic_vector(1 downto 0); begin wait until clk'event and clk='0' comb:=j&k; case comb is when"00"=>q_temp<=q_temp; when"01"=>q_temp<='0' when"10"=>q_temp<='1' when"11"=>q_temp<=(not q_temp); when others=>q_te