數(shù)字電路期末復習完整版

1、精選優(yōu)質(zhì)文檔-傾情為你奉上數(shù)電課程各章重點第一章 邏輯代數(shù)基礎知識要點一、 二進制、十進制、十六進制數(shù)之間的轉(zhuǎn)換；二進制數(shù)的原碼、反碼和補碼二、 邏輯代數(shù)的三種基本運算以及5種復合運算的圖形符號、表達式和真值表：與、或、非三、 邏輯代數(shù)的基本公式和常用公式、基本規(guī)則邏輯代數(shù)的基本公式邏輯代數(shù)常用公式： 一、邏輯代數(shù)的基本公式和常用公式1）常量與變量的關系+0與+11與1與02）與普通代數(shù)相運算規(guī)律a.交換律：+b.結(jié)合律：（+）+（+）c.分配律： ）3）邏輯函數(shù)的特殊規(guī)律a.同一律：+b.摩根定律：，b.關于否定的性質(zhì)基本規(guī)則：反演規(guī)則和對偶規(guī)則，例1-5四、 邏輯函數(shù)的三種表示方法及其互相

2、轉(zhuǎn)換邏輯函數(shù)的三種表示方法為：真值表、函數(shù)式、邏輯圖會從這三種中任一種推出其它二種，詳見例1-7五、 邏輯函數(shù)的最小項表示法：最小項的性質(zhì)；例1-8六、 邏輯函數(shù)的化簡：要求按步驟解答1、 利用公式法對邏輯函數(shù)進行化簡1）合并項法：利用+或,將二項合并為一項，合并時可消去一個變量例如：2）吸收法利用公式，消去多余的積項，根據(jù)代入規(guī)則可以是任何一個復雜的邏輯式例如化簡函數(shù)解：先用摩根定理展開：再用吸收法3）消去法利用 消去多余的因子例如，化簡函數(shù) 解：= 4)配項法利用公式將某一項乘以（），即乘以1，然后將其折成幾項，再與其它項合并。例如：化簡函數(shù)解：2.應用舉例將下列函數(shù)化簡成最簡的與或表達式

3、1）2) L=3) L=解：1） = = = = =2) L= = = = =3) L=2、 利用卡諾圖對邏輯函數(shù)化簡3、 具有約束條件的邏輯函數(shù)化簡例1.1 利用公式法化簡 解： 例1.2 利用卡諾圖化簡邏輯函數(shù) 約束條件為特別注意：1.什么是約束條件？對函數(shù)輸入變量組合的限制.例如AB=0. 2.什么是約束項？不滿足約束條件的乘積項。上例：AB，ABC 3.約束項是不是無關項？約束項是無關項的一種，（另外一種是任意項） 4.卡羅圖上如何表示約束條件？將約束相對應的區(qū)域填“X”。解：函數(shù)Y的卡諾圖如下： 第二章 門電路知識要點門電路是構(gòu)成各種復雜集成電路的基礎，本章著重理解TTL和CMOS兩

4、類集成電路的外部特性：輸出與輸入的邏輯關系，電壓傳輸特性。1. TTL與CMOS的電壓傳輸特性開門電平保證輸出為額定低電平時所允許的最小輸入高電平值在標準輸入邏輯時，1.8關門保證輸出額定高電平90%的情況下，允許的最大輸入低電平值，在標準輸入邏輯時，0.8為邏輯0的輸入電壓典型值0.3為邏輯的輸入電壓典型值3.0為邏輯的輸出電壓典型值3.5為邏輯0的輸出電壓典型值0.3對于TTL：這些臨界值為，,低電平噪聲容限： 高電平噪聲容限：例：7400的它的高電平噪聲容限31.81.2它的低電平噪聲容限0.80.30.52.TTL與COMS關于邏輯0和邏輯1的接法7400為CMOS與非門采用+5電源供

5、電，輸入端在下面四種接法下都屬于邏輯0輸入端接地輸入端低于1.5的電源輸入端接同類與非門的輸出電壓低于0.1輸入端接10電阻到地74LS00為TTL與非門，采用+5電源供電，采用下列4種接法都屬于邏輯1輸入端懸空輸入端接高于2電壓輸入端接同類與非門的輸出高電平3.6輸入端接10電阻到地第三章一、三極管開、關狀態(tài)1、飽和、截止條件：截止：， 飽和：2、反相器飽和、截止判斷二、基本門電路及其邏輯符號與門、或非門、非門、與非門、OC門、三態(tài)門、異或；傳輸門、OC/OD門及三態(tài)門的應用三、門電路的外特性1、輸入端電阻特性：對TTL門電路而言，輸入端通過電阻接地或低電平時，由于輸入電流流過該電阻，會在電

6、阻上產(chǎn)生壓降，當電阻大于開門電阻時，相當于邏輯高電平。習題2-7以下內(nèi)容了解2、輸入短路電流IIS 輸入端接地時的輸入電流叫做輸入短路電流IIS。3、輸入高電平漏電流IIH 輸入端接高電平時輸入電流4、輸出高電平負載電流IOH5、輸出低電平負載電流IOL6、扇出系數(shù)NO 一個門電路驅(qū)動同類門的最大數(shù)目第三章 組合邏輯電路知識要點一、 組合邏輯電路：任意時刻的輸出僅僅取決于該時刻的輸入，與電路原來的狀態(tài)無關二、 組合邏輯電路的分析方法（按步驟解題）三、 若干常用組合邏輯電路譯碼器（74LS138）全加器（真值表分析）數(shù)選器（74151和74153）四、 組合邏輯電路設計方法（按步驟解題）1、 用

7、門電路設計 2、 用譯碼器、數(shù)據(jù)選擇器實現(xiàn)例3.1 試設計一個三位多數(shù)表決電路1、 用與非門實現(xiàn)2、 用譯碼器74LS138實現(xiàn)3、 用雙4選1數(shù)據(jù)選擇器74LS153解：1. 邏輯定義設A、B、C為三個輸入變量，Y為輸出變量。邏輯1表示同意，邏輯0表示不同意，輸出變量Y=1表示事件成立，邏輯0表示事件不成立。2. 根據(jù)題意列出真值表如表3.1所示 表3.1 3. 經(jīng)化簡函數(shù)Y的最簡與或式為：4. 用門電路與非門實現(xiàn) 函數(shù)Y的與非與非表達式為： 邏輯圖如下： 5. 用38譯碼器74LS138實現(xiàn)由于74LS138為低電平譯碼，故有由真值表得出Y的最小項表示法為： 用74LS138實現(xiàn)的邏輯圖如

8、下：6. 用雙4選1的數(shù)據(jù)選擇器74LS153實現(xiàn) 74LS153內(nèi)含二片雙4選1數(shù)據(jù)選擇器，由于該函數(shù)Y是三變量函數(shù)，故只需用一個4選1即可，如果是4變量函數(shù)，則需將二個4選1級連后才能實現(xiàn) 74LS153輸出Y1的邏輯函數(shù)表達式為： 三變量多數(shù)表決電路Y輸出函數(shù)為： 令 A=A1，B=A0，C用D10D13表示，則 D10=0，D11=C，D12=C，D13=1 邏輯圖如下：注：實驗中1位二進制全加器設計：用138或153如何實現(xiàn)？1位二進制全減器呢？一、組合邏輯電路的設計方法根據(jù)實際需要，設計組合邏輯電路基本步驟如下：1.邏輯抽象分析設計要求，確定輸入、輸出信號及其因果關系設定變量，即用

9、英文字母表示輸入、輸出信號狀態(tài)賦值，即用0和1表示信號的相關狀態(tài)列真值表，根據(jù)因果關系，將變量的各種取值和相應的函數(shù)值用一張表格一一列舉，變量的取值順序按二進制數(shù)遞增排列。2.化簡輸入變量少時，用卡諾圖輸入變量多時，用公式法3.寫出邏輯表達式，畫出邏輯圖變換最簡與或表達式，得到所需的最簡式根據(jù)最簡式，畫出邏輯圖例，設計一個8421BCD檢碼電路，9要求當輸入量ABCD<3或>7時，電路輸出為高電平，試用最少的與非門實現(xiàn)該電路。解：1.邏輯抽象分由題意，輸入信號是四位8421碼為十進制，輸出為高、低電平；設輸入變量為DCBA，輸出變量為；狀態(tài)賦值及列真值表由題意，輸入變量的狀態(tài)賦值及

10、真值表如下表所示。 2.化簡由于變量個數(shù)較少，幫用卡諾圖化簡 3.寫出表達式經(jīng)化簡，得到4.畫出邏輯圖二、用組合邏輯集成電路構(gòu)成函數(shù)74LS151的邏輯圖如右圖圖中，為輸入使能端，低電平有效為地址輸入端，為數(shù)據(jù)選擇輸入端，、互非的輸出端，其菜單如下表。=其中為的最小項為數(shù)據(jù)輸入當1時，與其對應的最小項在表達式中出現(xiàn)當0時，與其對應的最小項則不會出現(xiàn)利用這一性質(zhì)，將函數(shù)變量接入地址選擇端，就可實現(xiàn)組合邏輯函數(shù)。利用入選一數(shù)據(jù)選擇器74LS151產(chǎn)生邏輯函數(shù)解：1）將已知函數(shù)變換成最小項表達式2)將轉(zhuǎn)換成74LS151對應的輸出形式=在表達式的第1項中為反變量，、為原變量，故011在表達式的第項，

11、中A、C為反變量，為原變量，故101同理=111 =110 這樣將74LS151中m 取1即1取0，即0由此畫出實現(xiàn)函數(shù)的邏輯圖如下圖示。第四章 觸發(fā)器知識要點一、觸發(fā)器分類：基本R-S觸發(fā)器、同步RS觸發(fā)器、同步觸發(fā)器、主從R-S觸發(fā)器、主從JK觸發(fā)器、邊沿觸發(fā)器上升沿觸發(fā)器（觸發(fā)器、JK觸發(fā)器）、下降沿觸發(fā)器（觸發(fā)器、JK觸發(fā)器）二、觸發(fā)器邏輯功能的表示方法觸發(fā)器邏輯功能的表示方法，常用的有特性表、卡諾圖、特性方程、狀態(tài)圖及時序圖。對于第5章表示邏輯功能常用方法有特性表，特性方程及時序圖對于第6章上述5種方法其本用到。三、各種觸發(fā)器的邏輯符號、功能及特性方程1.基本R-S觸發(fā)器 邏輯符號

12、邏輯功能特性方程： 若，則 若，則（約束條件） 若，則 若，則1（不允許出現(xiàn)） 2.同步RS觸發(fā)器 （CP1期間有效） 若，則（約束條件） 若，則同步RS觸發(fā)器(鎖存器)動作特點：CP=1的全部時間內(nèi)，S和R的變化都將引起輸出端狀態(tài)的變化；CP=0的全部時間內(nèi)，輸出端狀態(tài)不變，無論S和R怎樣變化； 若，則 若，則1處于不穩(wěn)定狀態(tài) 3.同步觸發(fā)器 特性方程(CP=1期間有效)4.主從R-S觸發(fā)器特性方程(作用后) 約束條件邏輯功能若，CP作用后，若，CP作用后，若，CP作用后，若，CP作用后，處于不穩(wěn)定狀態(tài)Note:CP作用后指由0變?yōu)?，再由1變?yōu)?時 5.主從JK觸發(fā)器特性方程為：(CP作用

13、后) 邏輯功能若，CP作用后，若，CP作用后，若，CP作用后，(保持)若，CP作用后，(翻轉(zhuǎn))7. 邊沿觸發(fā)器邊沿觸發(fā)器指觸發(fā)器狀態(tài)發(fā)生翻轉(zhuǎn)在CP產(chǎn)生跳變時刻發(fā)生，邊沿觸發(fā)器分為：上升沿觸發(fā)和下降沿觸發(fā)1）邊沿觸發(fā)器 上升沿觸發(fā)器其特性方程(CP上升沿到來時有效)下降沿觸發(fā)器其特性方程(CP下降沿到來時有效)2）邊沿JK觸發(fā)器上升沿JK觸發(fā)器其特性方程 (CP上升沿到來時有效) 下降沿JK觸發(fā)器其特性方程 (CP下降沿到來時有效)3）觸發(fā)器上升沿觸發(fā)器其特性方程(CP上升沿到來時有效)下降沿觸發(fā)器其特性方程:(CP下降沿到來時有效)例：設圖所示電路中，已知端的波形如圖所示，試畫出及端波形，設觸

14、發(fā)器初始狀態(tài)為0.由于所用觸發(fā)器為下降沿觸發(fā)的觸發(fā)器，其特性方程為(CP下降沿到來時)=CP時刻之前，0，0 CP=B=00=0時刻到來時，1CP=B=10=1 不變時刻到來時0，故B=CP=0，當CP由1變?yōu)?時，1當1，而A=0CP=1時刻到來時，A=1，CP=A=0當CP0時，0當時，由于A=1，故CP= A=1圖 圖若電路如圖C所示，設觸發(fā)器初始狀態(tài)為0，C的波形如圖D所示,試畫出及端的波形當特性方程（CP下降沿有效）時刻之前，A=0,Q=0,CP=B=時刻到來時1，故CP=B= 當CP由1變?yōu)?時，1當1時，由于A=1,故CP，不變時刻到來時，0，1，故CP=B=此時，CP由1變?yōu)?

15、時，0當0時，由于0故CP=00=1時刻到來時，由于A=1，而0，故CP當CP由1變?yōu)?時，1當1時，由于1，故 圖C 圖D例：試寫出如圖示電路的特性方程，并畫出如圖示給定信號CP、作用下端的波形，設觸發(fā)器的初始狀態(tài)為0.解：由題意該觸發(fā)器為下降沿觸發(fā)器JK觸發(fā)器其特性方程（CP下降沿到來時有效）其中 由JK觸發(fā)器功能：J=1, K=0 CP作用后1J=0, K=0 CP作用后0J=0, K=0 CP作用后J=1, K=1 CP作用后一、 觸發(fā)器：能儲存一位二進制信號的單元二、 各類觸發(fā)器框圖、功能表和特性方程RS： SR=0JK： D： T： T'： 三、 各類觸發(fā)器動作特點及波形圖

16、畫法基本RS觸發(fā)器：SD、RD每一變化對輸出均產(chǎn)生影響時鐘控制RS觸發(fā)器：在CP高電平期間R、S變化對輸出有影響 主從JK觸發(fā)器：在CP=1期間，主觸發(fā)器狀態(tài)隨R、S變化。CP下降沿，從觸發(fā)器按主觸發(fā)器狀態(tài)翻轉(zhuǎn)。在CP=1期間，JK狀態(tài)應保持不變，否則會產(chǎn)生一次狀態(tài)變化。 T'觸發(fā)器：Q是CP的二分頻 邊沿觸發(fā)器：觸發(fā)器的次態(tài)僅取決于CP（上升沿/下降沿）到達時輸入信號狀態(tài)。四、 觸發(fā)器轉(zhuǎn)換D觸發(fā)器和JK觸發(fā)器轉(zhuǎn)換成T和T觸發(fā)器第五章 時序邏輯電路知識要點一、時序邏輯電路的組成特點：任一時刻的輸出信號不僅取決于該時刻的輸入信號，還和電路原狀態(tài)有關。 時序邏輯電路由組合邏輯電路和存儲電路

17、組成。二、同步時序邏輯電路的分析方法（按步驟解題） 邏輯圖寫出驅(qū)動方程寫出狀態(tài)方程寫出輸出方程畫出狀態(tài)轉(zhuǎn)換圖 （詳見例5-1）三、 典型時序邏輯電路1. 移位寄存器及移位寄存器型計數(shù)器。2. 用T觸發(fā)器構(gòu)成二進制加法計數(shù)器構(gòu)成方法。 T0=1 T1=Q0 ··· Ti=Qi-1 Qi-2 ···Q1 Q0 3. 集成計數(shù)器框圖及功能表的理解 4位同步二進制計數(shù)器74LS161：異步清0（低電平），同步置數(shù)，CP上升沿計數(shù)，功能表 4位同步十進制計數(shù)器74LS160：同74LS161 同步十六進制加/減計數(shù)器74LS191：無清0端，只

18、有異步預置端，功能表 雙時鐘同步十六進制加減計數(shù)器74LS193：有二個時鐘CPU，CPD，異步置0（H），異步預置（L）四、 時序邏輯電路的設計 （按步驟解題）1用觸發(fā)器組成同步計數(shù)器的設計方法及設計步驟（例5-3）邏輯抽象狀態(tài)轉(zhuǎn)換圖畫出次態(tài) 以及各輸出的卡諾圖利用卡諾圖求狀態(tài)方程和驅(qū)動方程、輸出方程檢查自啟動（如不能自啟動則應修改邏輯）畫邏輯圖2 用集成計數(shù)器組成任意進制計數(shù)器的方法 置0法：如果集成計數(shù)器有清零端，則可控制清零端來改變計數(shù)長度。如果是異步清零端，則N進制計數(shù)器可用第N個狀態(tài)譯碼產(chǎn)生控制信號控制清零端，如果是同步清零，則用第N-1個狀態(tài)譯碼產(chǎn)生控制信號，產(chǎn)生控制信號時應注意

19、清零端時高電平還是低電平。 置數(shù)法：控制預置端來改變計數(shù)長度。 如果異步預置，則用第N個狀態(tài)譯碼產(chǎn)生控制信號 如果同步預置，則用第N-1個狀態(tài)譯碼產(chǎn)生控制信號，也應注意預置端是高電平還是低電平。兩片間進位信號產(chǎn)生：有串行進位和并行進位二種方法詳見例5-5至5-8第6章 時序邏輯電路分類一、時序邏輯電路分類 時序邏輯電路分為同步時序邏輯電路和異步時序邏輯電路，時序邏輯電路通常由組合邏輯電路和存貯電路兩部分組成。二、同步時序電路分析分析步驟：確定電路的組成部分 確定存貯電路的即刻輸入和時序電路的即刻輸出邏輯式 確定電路的次態(tài)方程 列出電路的特性表和驅(qū)動表 由特性表和驅(qū)動表畫出狀態(tài)轉(zhuǎn)換圖 電路特性描

20、述。例：分析如下圖示同步時序電路的邏輯功能解：確定電路的組成部分 該電路由2個上升沿觸發(fā)的T觸發(fā)器和兩個與門電路組成的時序電路確定存貯電路的即刻輸入和時序電路的即刻輸出存貯電路的即刻輸入：對于： 對于：時序電路的即刻輸出： 確定電路的狀態(tài)方程 對于： 對于：列出狀態(tài)表和真值表由于電路有2個觸發(fā)器，故可能出現(xiàn)狀態(tài)分別為00、01、10、11設 電路狀態(tài)圖為電路的特性描述由狀態(tài)圖，該電路是一個可控模4加法計數(shù)器，當A=1時，在CP上升沿到來后電路狀態(tài)值加1，一旦計數(shù)到11狀態(tài)，Y=1，電路狀態(tài)在下一個CP上升沿加到00，輸出信號Y下降沿可用于觸發(fā)器進位操作，當A=0時停止計數(shù)。例：試分析下圖示電路

21、的邏輯功能解：確定電路的組成部分 該電路由3個上升沿觸發(fā)的D觸發(fā)器組成 確定電路的太方程 對于：（CP上升沿到來有效） 對于：（CP上升沿到來有效） 對于：（CP上升沿到來有效）列出狀態(tài)轉(zhuǎn)換真值表 由狀態(tài)表轉(zhuǎn)換真值表畫出如下圖示狀態(tài)圖、這6個狀態(tài)，形成了主循環(huán)電路，、為無效循環(huán) 邏輯功能分析由狀態(tài)圖可以看出，此電路正常工作時，每經(jīng)過6個時鐘脈沖作用后，電路的狀態(tài)循環(huán)一次，因此該電路為六進制計數(shù)器，電路中有2個無效狀態(tài)，構(gòu)成無效循環(huán)，它們不能自動回到主循環(huán)，故電路沒有自啟動能力。 三、同步時序電路設計同步時序設計一般按如下步驟進行：1）根據(jù)設計要求畫出狀態(tài)邏輯圖；2）狀態(tài)化簡；3）狀態(tài)分配；4）

22、選定觸發(fā)器的類型，求輸出方程、狀態(tài)方程和驅(qū)動方程；5）根據(jù)方程式畫出邏輯圖；6）檢查電路能否自啟動，如不能自啟動，則應采取措施加以解決。例：用JK觸發(fā)器設計一同步時序電路，其狀態(tài)如下表所示，分析如圖示同步時序電路。解：由題意，狀態(tài)圖已知，狀態(tài)表已知。故進行狀態(tài)分配及求狀態(tài)方程，輸出方程。由于有效循環(huán)數(shù)N=4，設觸發(fā)器個數(shù)為K,則4 得到K=2.故選用2個JK觸發(fā)器，將狀態(tài)表列為真值表，求狀態(tài)方程及輸出方程。 Y的卡偌圖： 的卡偌圖： 的卡偌圖： = =（A將（A分別寫成JK觸發(fā)器的標準形式： J對于F:得到 =1, =1對于方程（A得到=A= A畫出邏輯圖，選用上升沿觸發(fā)的JK觸發(fā)器第八章 脈

23、沖波形的變換與產(chǎn)生555定時器及其應用1.電路結(jié)構(gòu)及工作原理555定時器內(nèi)部由分壓器、電壓比較器、RS鎖存器（觸發(fā)器）和集電極開路的三極管T等三部分組成，其內(nèi)部結(jié)構(gòu)及示意圖如圖22a)、22b)所示。在圖22b）中，555定時器是8引腳芯卡，放電三極管為外接電路提供放電通路，在使用定時器時，該三極管集電極（第7腳）一般要接上拉電阻，為反相比較器，為同相比較器，比較器的基準電壓由電源電壓及內(nèi)部電阻分壓比決定，在控制（第5腳）懸空時，、;如果第5腳外接控制電壓，則、，端（第4腳）是復位端，只要端加上低電平，輸出端（第3腳）立即被置成低電平，不受其它輸入狀態(tài)的影響，因此正常工作時必須使端接高電平。由

24、圖22a)，和組成的RS觸發(fā)器具有復位控制功能，可控制三極管T的導通和截止。由圖22a)可知，當>（即>）時，比較器輸出當>（即）時，比較器輸出RS觸發(fā)器Q0輸出為高電平，三極管T導通，輸出為低電平（）當<（即<）,時，比較器輸出高電平，輸出為低電平基本RS觸發(fā)器Q1，輸出為低電平，三極管T截止，同時輸出為高電平。當>（即>）時，比較器輸出當<（即）時，比較器輸出 、輸出Q1，同進T截止，輸出為高電平這樣，就得到了表所示555功能表。2.應用1）用555構(gòu)成單穩(wěn)態(tài)觸發(fā)器其連接圖如圖23所示。若將其第2腳（）作為觸發(fā)器信號的輸入端，第8腳外接電阻R是第7腳;第7腳與第1腳之間再接一個電容C，則構(gòu)成了單穩(wěn)態(tài)觸發(fā)器。其工作原理如下：電源接通瞬間，電路有一個穩(wěn)定的過程，即電源通過R向C充電，當上升到時，為低電平，放電三極管和T導通，電容C放電，電路進入穩(wěn)定狀態(tài)。 若觸發(fā)輸入端施加觸發(fā)信號（），觸發(fā)器翻轉(zhuǎn)，電路