華中科技大學(xué)數(shù)字邏輯實(shí)驗(yàn)小設(shè)計(jì)

1、華 中 科 技 大 學(xué) 小 設(shè) 計(jì) 報(bào) 告數(shù)字電路與邏輯設(shè)計(jì)課程小設(shè)計(jì)題目： 簡(jiǎn)單運(yùn)算器運(yùn)算電路設(shè)計(jì) 專 業(yè)：計(jì)算機(jī)科學(xué)與技術(shù)班 級(jí)：CS1409學(xué) 號(hào)：U201414813姓 名：唐禮威指導(dǎo)教師：徐老師一、 設(shè)計(jì)題目每位同學(xué)自選下列題目之一。（1）時(shí)序信號(hào)發(fā)生器設(shè)計(jì)（2）地址譯碼電路設(shè)計(jì)（3）自選（內(nèi)容要求參見(jiàn)（1）、（2）二、 設(shè)計(jì)內(nèi)容要求2.1、簡(jiǎn)單運(yùn)算器設(shè)計(jì)用Verilog實(shí)現(xiàn)一個(gè)滿足設(shè)計(jì)要求的簡(jiǎn)單運(yùn)算器的運(yùn)算電路。2.1.1設(shè)計(jì)要求設(shè)計(jì)一個(gè)能實(shí)現(xiàn)兩種算術(shù)運(yùn)算和兩種邏輯運(yùn)算的 4 位運(yùn)算器。參加運(yùn)算的 4 位二進(jìn)制 代碼分別存放在 4 個(gè)寄存器 A、B、C、D 中，要求在選擇變量控制下

2、完成如下 4 種基本運(yùn)算：（1）實(shí)現(xiàn) A 加 B，顯示運(yùn)算結(jié)果并將結(jié)果送寄存器 A；（2）實(shí)現(xiàn) A 減 B，顯示運(yùn)算結(jié)果并將結(jié)果送寄存器 B；（3）實(shí)現(xiàn) A 與 C，顯示運(yùn)算結(jié)果并將結(jié)果送寄存器 C；（4）實(shí)現(xiàn) A 異或 D，顯示運(yùn)算結(jié)果并將結(jié)果送寄存器 D。2.1.2 功能描述根據(jù)設(shè)計(jì)要求，為了區(qū)分 4 種不同的運(yùn)算，需設(shè)置 2 個(gè)運(yùn)算控制變量。設(shè)運(yùn)算控制變 量為 S1 和 SO，可列出運(yùn)算器的功能，如表 1 所示。根據(jù)功能描述可得出運(yùn)算器的結(jié)構(gòu)框 圖，如圖 1 所示。整個(gè)電路可由傳輸控制電路、運(yùn)算電路、顯示電路 3 部分組成。S1S0功能說(shuō)明00ABAA 加 B,結(jié)果送至 A01ABAA

3、減 B,結(jié)果送至 A10A·BCA 與 C,結(jié)果送至 C11ABDA 異或 D,結(jié)果送至 D簡(jiǎn)單運(yùn)算功能說(shuō)明表運(yùn)算器的結(jié)構(gòu)框圖由簡(jiǎn)單運(yùn)算器的結(jié)構(gòu)圖可知其由傳輸控制電路、運(yùn)算電路和運(yùn)算結(jié)果顯示電路三個(gè)大部分構(gòu)成，其中運(yùn)算電路又由算術(shù)運(yùn)算電路、邏輯運(yùn)算電路構(gòu)成。這次設(shè)計(jì)主要是利用Verilog語(yǔ)言設(shè)計(jì)運(yùn)算器中運(yùn)算電路部分。2.1.3 電路設(shè)計(jì)運(yùn)算電路的邏輯電路圖如下：由運(yùn)算電路的邏輯電路圖可以看出運(yùn)算器中的邏輯關(guān)系，運(yùn)算器主要由一片74LS283芯片和4個(gè)寄存器及8個(gè)異或門和4個(gè)與門構(gòu)成。 由運(yùn)算電路邏輯電路圖可以初步構(gòu)思設(shè)計(jì)個(gè)子模塊的功能。但是僅有運(yùn)算電路的邏輯電路圖還不夠，還需要整體

4、運(yùn)算器的邏輯電路圖才能確定各個(gè)子模塊的輸入與輸出關(guān)系。運(yùn)算電路的完整邏輯電路圖如下：可以看到運(yùn)算電路邏輯圖只是其中一部分，其中74LS283芯片功能為超前進(jìn)位的全加器，可以將它設(shè)計(jì)為一個(gè)加法器模塊。由以上的分析，知該設(shè)計(jì)主要要解決的問(wèn)題：主模塊的設(shè)計(jì)、寄存器模塊的設(shè)計(jì)、加法器模塊的設(shè)計(jì)、仿真驗(yàn)證。由此寫出程序代碼如下：功能代碼：timescale 1ns / 1ps/主模塊module JDYS(CIN,S1,S0,CP,A,B,C,D,F); input CIN,S1,S0,CP; input 3:0 A; input 3:0 B; input 3:0 C; input 3:0 D;outp

5、ut reg 3:0 F; wire 3:0 xnor1; wire 3:0 and1; wire 3:0 xnor2; wire 3:0 r1; wire 3:0 r2; wire 3:0 r3; wire 3:0 r4; wire 3:0 a; wire aout;parameter W = 1'b1xor (xnor10,r10,r40), xor (xnor11,r11,r41), xor (xnor12,r12,r42), xor (xnor13,r13,r43);xor (xnor20,r20,CIN), xor (xnor21,r21,CIN), xor (xnor22,

6、r22,CIN), xor (xnor23,r23,CIN); register X1(W,A3,A2,A1,A0,W,W,W,W,CP,r13,r12,r11,r10), register X2(W,B3,B2,B1,B0,W,W,W,W,CP,r23,r22,r21,r20), register X3(W,C3,C2,C1,C0,W,W,W,W,CP,r33,r32,r31,r30), register X4(W,D3,D2,D1,D0,W,W,W,W,CP,r43,r42,r41,r40); add X5(CIN,r1,xnor2,a,aout); and (and10,r10,r30)

7、, and (and11,r11,r31), and (and12,r12,r32), and (and13,r13,r33); always (*) begin case(S1,S0) 2'b00 : begin F <= a; end 2'b01 : begin F <= a; end 2'b10 : F <= and1; 2'b11 : F <= xnor1; endcase endendmodule/加法器模塊module add (cin,x,y,z,fc); input cin; input 3:0 x; input 3:0

8、y; output reg 3:0 z; output reg fc; reg 3:0 c; always(cin,x,y,z,fc) begin z0 = x0y0cin; c0 = (x0y0)&cin|x0&y0); z1 = x1y1c0; c1 = (x1y1)&c0|x1&y1); z2 = x2y2c1; c2 = (x2y2)&c1|x2&y2); z3 = x3y3c2; fc = (x3y3)&c2|x3&y3); endendmodule/寄存器模塊module register(FCLR,D,C,B,A,D

9、R,DL,S1,S0,CP,Q4,Q3,Q2,Q1); input FCLR,D,C,B,A,DR,DL,S1,S0,CP; output reg Q4,Q3,Q2,Q1; parameter W = 1,F = 0; initial Q4,Q3,Q2,Q1 = 4'b0000; always (posedge CP) if(!FCLR) Q4,Q3,Q2,Q1 = 0; else if (S1)&(S0) Q4,Q3,Q2,Q1 <= Q4,Q3,Q2,Q1; else if(S1&S0) Q4,Q3,Q2,Q1 <= D,C,B,A; else if(S

10、1)&S0&DR) Q4,Q3,Q2,Q1 <= 1,Q3,Q2,Q1; else if(S1)&S0&(!DR) Q4,Q3,Q2,Q1 <= 0,Q3,Q2,Q1; else if(S1&(S0)&DL) Q4,Q3,Q2,Q1 <= Q3,Q2,Q1,W; else if(S1&(S0)&(DL) Q4,Q3,Q2,Q1 <= Q3,Q2,Q1,F; Endmodule仿真程序timescale 1ns / 1psmodule JDYS_tb( ); reg CIN,S1,S0,CP; reg 3:0

11、 A; reg 3:0 B; reg 3:0 C; reg 3:0 D; wire 3:0 F; JDYS DUT (.A(A), .B(B), .C(C), .D(D), .S1(S1), .S0(S0), .CP(CP), .CIN(CIN), .F(F); initial begin A = 4'd12;B = 4'd11;C = 4'd2;D = 4'd8;S1 = 0;S0 = 0;CIN = 0;CP = 1; #10 S1 = 0;S0 = 1;CIN = 1;CP = 0; #10 S1 = 1;S0 = 0; #10 S1 = 1;S0 = 1; #10 A = 4'd5;B = 4'd7;C = 4'd5;D = 4'd1;S1 = 0;S0 = 0;CIN = 0;CP = 1; #10 S1 = 0;S0 = 1;CIN = 1;CP = 0; #10 S1 = 1;S0 = 0; #10 S1 = 1;S0 = 1; #10 A = 4'd0;B = 4'd15;C = 4'd4;D = 4'd8;S1 = 0