2015年1月電子電路EDA技術(shù)自考答案

1、精選文檔電子電路EDA技術(shù)答案一、 單項(xiàng)選擇題（15*1）1-5 CBDAD6-10 CADCB11-15 BAACD二、 名詞解釋（3*2）16、EDO：電子設(shè)計(jì)最優(yōu)化17、SOPC:片上可編程系統(tǒng)18、CPLD:復(fù)雜可編程邏輯器件三、 判斷改錯(cuò)題（4*4）19、× 改正：此描述是自頂向下的設(shè)計(jì)方法20、 21、22、× 改正：時(shí)序仿真是在選擇了具體器件并完成布局布線之后的快速時(shí)序檢驗(yàn)，可對設(shè)計(jì)性能做整體的分析，所以與實(shí)際器件的特性相關(guān)。四、 簡答題 （4*5）23、答：在把可綜合的VHDL/Verilog HDL轉(zhuǎn)化成硬件電路時(shí)，包含了三個(gè)過程：（1）轉(zhuǎn)化：綜合工具讀入

2、電路系統(tǒng)的HDL描述，將其轉(zhuǎn)化為各個(gè)功能單元連接的電路結(jié)構(gòu)的門級網(wǎng)表。這是一個(gè)通用電路原理圖形成的過程，不考慮實(shí)際器件的實(shí)現(xiàn)。（2）優(yōu)化：根據(jù)設(shè)計(jì)者所施加的時(shí)序、面積等約束條件，針對實(shí)際實(shí)現(xiàn)的目標(biāo)器件的結(jié)構(gòu)將轉(zhuǎn)化的門級網(wǎng)表按一定的算法進(jìn)行邏輯重組的優(yōu)化，并使之滿足約束條件。（3）映射：根據(jù)面積和時(shí)序的約束條件，綜合工具從目標(biāo)器件的工藝庫中搜索恰當(dāng)?shù)膯卧獊順?gòu)成電路。24、答：硬核與軟核在實(shí)際應(yīng)用中各有其優(yōu)點(diǎn)與缺陷。軟核設(shè)計(jì)比較靈活，可以根據(jù)具體的需求對軟核的代碼進(jìn)行改動，或軟核本身提供許多可以設(shè)置的參數(shù)，在應(yīng)用時(shí)比較方便。應(yīng)用軟核的缺陷是軟核的關(guān)鍵路徑的時(shí)序性能無保證，最終性能主要取決于使用者采

3、用的綜合、布局布線和實(shí)現(xiàn)技術(shù)，設(shè)計(jì)完后需要重新對完成設(shè)計(jì)的芯片進(jìn)行功能與時(shí)序驗(yàn)證，而且其設(shè)計(jì)工作量較大，設(shè)計(jì)實(shí)踐較長。硬核的實(shí)現(xiàn)比較簡單，類似于PCB設(shè)計(jì)中IC芯片的使用。硬核的優(yōu)勢是IP Core的設(shè)計(jì)在布局布線后經(jīng)過了詳細(xì)的功能優(yōu)化驗(yàn)證與測試過程，部分IP Core還經(jīng)過了投片驗(yàn)證與測試，時(shí)序性能穩(wěn)定，所以硬核的功能有可靠的保證，其缺點(diǎn)是具有不能修改的結(jié)構(gòu)和布局布線，缺少靈活性。25、答：Simprim用于布局布線后的仿真；Unisim用于綜合后的仿真；如果設(shè)計(jì)中調(diào)用了CoreGen產(chǎn)生的IP Core，則還需要編譯Xilinxcorelib庫。在ModelSim仿真器中編譯仿真庫得操作步

4、驟如下：（1） 修改modelsim.ini文件屬性。（2） 啟動ModelSim仿真工具。（3） 創(chuàng)建仿真庫。（4） 編譯仿真庫。（5） 完成以上步驟后，重新啟動ModelSim，在Workspace區(qū)就會看到新添加的三個(gè)標(biāo)準(zhǔn)庫，Xilinx器件的仿真環(huán)境就建立了。26、答：FPGA它的核心部分是邏輯單元陣列LCA,LCA是由內(nèi)部邏輯塊矩陣和周圍I/O接口模塊組成。LCA內(nèi)部連線在邏輯塊行列之間，占據(jù)邏輯塊I/O接口模塊之間的通道，可以由編程開關(guān)以任意方式連接形成邏輯單元之間的連接，每次執(zhí)行相同功能都能給出不同布線模式，一般無法確切地預(yù)知線路的時(shí)延。而CPLD是由多個(gè)類似PAL的邏輯塊組成，

5、每個(gè)邏輯塊就相當(dāng)于一個(gè)PAL/GAL器件，邏輯塊之間使用可編程內(nèi)部連線實(shí)現(xiàn)相互連接。五、 程序分析題（共24分）27（10分）答：（1）out2;reg;wire;（2）out1=2b00;out2=2b1128(14分)答：（1） reg; always; begin; (2) 六、編程題（共19分）29、(8分)答： module test(in1,in2,in3,out1,out2); input in1,in2,in3;output out1,out2;wire out1,out2;assgin out1=in1&in2;assgin out2=in3&(in1in2);endmodule 30、（11分）答:module d_q（data_out1,dat_out2,clk,data_in1,dat_in2,data_in3）; input clk;input data_in1,data_in2,data_in3;output data_out1;reg q;wire d,data_out2;wire sum;always (posedge clk)begin q&