講義軟件及手冊(cè)v

1、安路科技 ELF2 系列 FPGA目錄目 錄I1 簡(jiǎn)介11.1 ELF2 器件系列特性11.2 ELF2 器件介紹32 ELF2 架構(gòu)介紹42.1 PFB 模塊52.1.1 SLICE62.1.2 PFB 操作模式72.1.3 寄存器82.2互連（Routing）82.3器模塊（BRAM）92.3.1 BRAM 9K92.3.2 BRAM32K202.3.3大容量器222.4時(shí)鐘. 272.4.1全局時(shí)鐘272.4.2輸入輸出時(shí)鐘292.4.3快速時(shí)鐘312.5鎖相環(huán)（PLL）312.5.1簡(jiǎn)介312.5.2動(dòng)態(tài)相移332.5.3時(shí)鐘反饋模式332.5.4和小數(shù)分頻35DS400_3.5201

2、8.11I安路科技 ELF2 系列 FPGA2.5.5 占空比調(diào)制362.6數(shù)字信號(hào)處理（DSP）372.6.1 體系結(jié)構(gòu)372.6.2 操作模式392.7輸入輸出邏輯單元（IOL）412.7.1 輸入寄存器邏輯422.7.2 輸出寄存器邏輯452.8輸入輸出緩沖器（IOB）482.8.1 IOB 簡(jiǎn)介482.8.2 高速 LVDS 接口512.8.3 MIPI IO522.8.4 ATS IP532.8.5 兼容 5V 輸入532.9 EFL2 FPGA 配置說明562.9.1 配置模式572.9.2 配置流程582.9.3 MSPI 配置模式592.9.4從動(dòng)串行配置模式602.9.5從動(dòng)

3、并行配置模式612.9.6主動(dòng)并行配置模式622.9.7 JTAG 配置模式622.9.8 DUAL BOOT 功能622.9.9 MULT BOOT 功能632.9.10 FPGA I/O 引腳在配置階段的設(shè)置632.9.11 FPGA I/O 引腳在配置階段的狀態(tài)632.9.12 FPGA 加密. 642.9.13 DNA 安全功能64DS400_3.52018.11II安路科技 ELF2 系列 FPGA2.10 內(nèi)置 MCU652.11 內(nèi)嵌 ADC 模塊662.12高速接口 IP672.13電源模塊682.14內(nèi)置環(huán)形振蕩器682.15內(nèi)置溫度傳感器簡(jiǎn)介693直流交流特性703.1直流

4、電氣特性703.1.1最大絕對(duì)額定值703.1.2推薦基本操作條件703.1.3單電源器件靜態(tài)供電電流- B Devices1,2713.1.4單電源器件深睡眠供電電流- B Devices1,271雙電源器件靜態(tài)供電電流- D Devices1,2723.1.53.1.6熱插拔規(guī)格723.1.7上電復(fù)位電壓閾值733.1.8 I/O 管腳電容733.1.9 I/O 直流電氣特性743.1.10I/O 直流電學(xué)特性753.1.11 差分 I/O 電學(xué)特性763.1.12 MIPID-PHY 電學(xué)特性763.1.13 電源監(jiān)測(cè)模塊773.2交流電氣特性773.2.1時(shí)鐘性能773.2.2嵌入數(shù)字

5、信號(hào)處理模塊（DSP）規(guī)格783.2.3鎖相環(huán)(PLL)規(guī)格783.2.4器模塊（BRAM）規(guī)格79DS400_3.52018.11III安路科技 ELF2 系列 FPGA3.2.5 高速 I/O 接口性能793.2.6 配置模塊和JTAG 規(guī)格803.2.7 ADC 性能814引腳和封裝824.1 引腳規(guī)則824.2 IO 命名規(guī)則824.3 EF2L15 引腳信息：LQFP100834.4 EF2L15/45 引腳信息：LQFP144854.5 EF2L15/25/45 引腳信息：ftBGA256884.6 EF2L25 引腳信息：XWFN42（1）934.7 EF2M45 引腳信息：LQ

6、FP48944.8 封裝信息964.8.1 XWFN42 封裝規(guī)格964.8.2 LQFP48 封裝規(guī)格974.8.3 LQFP100 封裝規(guī)格984.8.4 LQFP144 封裝規(guī)格994.8.5 ftBGA256 封裝規(guī)格1005訂購信息1016版本信息103. 104免責(zé)DS400_3.52018.11IV安路科技 ELF2 系列 FPGA1 簡(jiǎn)介1.1 ELF2 器件系列特性nn高性能，靈活的輸入/輸出緩沖器靈活的邏輯結(jié)構(gòu)共 4 種器件，規(guī)模從 1,500 到 4,500 LUTs可配置支持以下標(biāo)準(zhǔn)最大用戶 IO 數(shù)量達(dá) 207.LVTTL，LVCMOS(3.3/2.5/1.8V/1.

7、5/1.2V)n低功耗器件PCI先進(jìn)的 55nm 低功耗工藝SSTL 3.3V and 2.5V (Class I and II)SSTL 1.8V and 1.5V (Class I)支持單電源和雙電源兩種模式支持深睡眠模式，功耗將至 100uA 以下HSTL 1.8V and 1.5V (Class I)n內(nèi)置 Flash通過配置支持以下差分標(biāo)準(zhǔn)LVDS,Bus-LVDS,MLVDS,RSDS,無需外部配置器件LVPECL支持快速上電啟動(dòng)n支持分布式和器支持熱插拔最大支持 35 Kbits 分布器可配置上拉/下拉模式最大支持 700Kbits 嵌入塊片內(nèi) 100器差分電阻容量塊器 9K 和

8、 32K，可配置為觸發(fā)器，最大 0.5V 遲滯可配置口，多種組合模式，F(xiàn)IFO邏輯兼容 5V 輸入額外 128Kbits、256Kbits器支持優(yōu)化 MIPI HS/LP IO 支持n可配置邏輯模塊(PLBs)n時(shí)鐘優(yōu)化的 LUT4/LUT5 組合設(shè)計(jì)16 路全局時(shí)鐘雙端口分布式器高速 I/O 接口設(shè)計(jì)的 2 路 IOCLK支持算數(shù)邏輯運(yùn)算優(yōu)化全局時(shí)鐘的 2 路快速時(shí)鐘快速進(jìn)位鏈邏輯PLLs 用于頻率綜合n源同步輸入/輸出接口 7 路時(shí)鐘輸出輸入/輸出單元包含DDR 寄存器支持分頻系數(shù) 1 到 128DDRx1、DDRx2 模式支持 5 路時(shí)鐘輸出級(jí)聯(lián)DS400_3.52018.111安路科技

9、 ELF2 系列 FPGAn硬核 IP動(dòng)態(tài)相位選擇支持SSCADC支持小數(shù)分頻12 比特逐次逼近寄存器型（SAR）n配置模式8 個(gè)模擬輸入主模式串行 SPI (MSPI)1MHz 采樣速率（MSPS）從模式串行 (SS)集成電壓模塊從模式并行 x8 (SP)內(nèi)置環(huán)形振蕩器主模式并行 x8 (MP)內(nèi)置溫度傳感器JTAG 模式 (IEEE-1532)n豐富封裝形式nBSCAN：TQFP/BGA標(biāo)準(zhǔn)兼容 IEEE-1149.1?。篨WFN42n增強(qiáng)安全設(shè)計(jì)保護(hù)每個(gè)擁有唯一的 64 位 DNA位流支持AES 加密表 1- 1 ELF2 FPGA 系列選型表表 1- 2 ELF2 FPGA 封裝注釋：

10、80/36 表示用戶可用 IO 數(shù)/用戶可用差分輸出（LVDS）對(duì)DS400_3.52018.112PackagesEF2L15EF2L25EF2L45EF2M4542 XWFN (4.2x4.2, 0.35mm pitch)29/1348 LQFP (10x10, 0.5mm pitch)36/15100 LQFP (14x14, 0.5mm pitch )80/36144 LQFP (20x20, 0.5mm pitch )114/53114/53114256 fpBGA (17x17, 1.0mm pitch)207/100207/100207/100SeriesDeviceLUTsDF

11、FsDis-RAM（Kbs）BRAMTotal（KBits）DSPPLLFlashMCUMAXuser IO9K32K128K256KLEF2LMb-207EF2L25250025002094116071214Mb-207EF2L454480448035126117001514Mb-207MEF2M454480448035126117001514MbM3207安路科技 ELF2 系列 FPGA1.2 ELF2 器件介紹安路最新的 ELF2 系列 FPGA 有 4 個(gè)器件，低成本、低功耗可編程市場(chǎng)。ELF2 器件旨在用于大批量，成本敏感的應(yīng)用，使系統(tǒng)設(shè)計(jì)師在降低成本的同時(shí)又能夠滿足不斷增長(zhǎng)的帶寬

12、要求。ELF2 器件系列建立在一個(gè)優(yōu)化的低功耗工藝基礎(chǔ)之上，并通過最低的成本實(shí)現(xiàn)較高的功能性。針對(duì)工業(yè)用戶以及通信等行業(yè)中的低成本的小型應(yīng)用，ELF2 器件無疑是最理想的選擇。安路信息提供豐富的設(shè)計(jì)工具幫助用戶有效地利用ELF2 平臺(tái)實(shí)現(xiàn)復(fù)雜設(shè)計(jì)。業(yè)界領(lǐng)先的綜合和布局布線工具，為用戶設(shè)計(jì)高質(zhì)量提供保障。DS400_3.52018.113安路科技 ELF2 系列 FPGA2 ELF2 架構(gòu)介紹ELF2 系列器件由查找表邏輯模塊（PLB）陣列，輸入輸出緩沖器分布在四邊。嵌入式塊單元（BRAM9K/BRAM32K）和數(shù)據(jù)信號(hào)處理模塊（DSP）嵌在PLB 中間。圖 2- 1 ELF2-4500 器件簡(jiǎn)

13、化框圖查找表邏輯模塊分為兩種，邏輯可編程模塊（LSLICE）和邏輯可編程模塊（MSLICE）。兩種模塊均支持邏輯、算數(shù)功能，不同的是MSLICE 支持分布式RAM 和ROM 功能。邏輯可編程模塊（LSLICE）和邏輯可編程模塊（MSLICE）均經(jīng)過設(shè)計(jì)優(yōu)化，便于用戶快速有效地實(shí)現(xiàn)復(fù)雜設(shè)計(jì)。ELF2 系列器件包含多列器模塊（BRAM）器模塊規(guī)模為 9K，支持快速數(shù)據(jù)。DS400_3.52018.114安路科技 ELF2 系列 FPGA模塊可配置為 1-18 位寬的單口或雙口應(yīng)用。每一個(gè)ELF2 的輸入輸出緩沖器（I/O Buffer）劃分為 4 個(gè)組，支持和雙端的多種電平標(biāo)準(zhǔn)。BANK0/2的

14、I/O 可以配置成 LVDS/接收對(duì)。ELF2 系列內(nèi)部嵌有 1 個(gè)多功能 PLL 塊，在器件右上角，有專門的時(shí)鐘線連接到 PLL 輸入。PLL具有對(duì)時(shí)鐘分頻/倍頻/移相等功能。2.1 PFB 模塊可編程邏輯塊（PLB）按照行/列規(guī)則排布成二維陣列，每個(gè)PLB 包括可編程互連（Routing）和可編程功能塊（Programmable Functional Block，PFB）。PFB 是 FPGA 的可編程功能。ELF2 器件內(nèi)部PFB 可實(shí)現(xiàn)：邏輯，算術(shù)，分布式RAM（distribute RAM），ROM 功能以及信號(hào)鎖存。PFB 內(nèi)部包含 4個(gè) SLICE，編號(hào) 03。SLICE 0,1

15、 為 MSLICE 類型，SLICE 2,3 為 LSLICE 類型。FCOMFCOLPLBPFBSlice3LSLICEsSlice2Routing&Switch BoxSlice1MSLICEsSlice0FCIMFCIL圖 2-1- 1 可編程功能塊（PFB）結(jié)構(gòu)圖DS400_3.52018.115DFF/LatchLUT4&Carry& RAMDFF/LatchLUT4&Carry& RAMDFF/LatchLUT4&Carry& RAMDFF/LatchLUT4&Carry& RAMDFF/LatchLUT5&CarryDFF/LatchLUT5&CarryDFF/LatchLUT5

16、&CarryDFF/LatchLUT5&Carry安路科技 ELF2 系列 FPGA2.1.1 SLICEELF2 PFB 內(nèi)包含兩種 SLICE：MSLICE 和 LSLICE。a)MSLICEMSLICE 包含 2 個(gè) LUT4s 和兩個(gè)寄存器以及 2 級(jí)進(jìn)位鏈，MSLICE 額外可配置成基于 LUT 的分布式 RAM（distribute RAM）功能。PFB 內(nèi)的SLICE 0,1 為 MSLICE 類型，可組合配置成為 16x4 的 RAM。MSLICE 內(nèi)部邏輯可實(shí)現(xiàn) LUT4s 間的連接，可以實(shí)現(xiàn)輸入數(shù)大于 4 的函數(shù)，如 LUT5。兩個(gè) MSLICE組合可實(shí)現(xiàn)LUT6。carr

17、y output FCOMLUT5 I/O chainMSLICEFX1F1CODQQ1A1 B1 C1 D1A B C DLUT4 / RAM+1 CarryDILUT4Flip-flop/SRLatchSUMCE CKSet/reset/BCITo RoutingFrom RoutingOutput Combine LogicFX0MI1COF0A0 B0 C0 D0A B C DLUT4/ RAM+1 CarryDICILUT4SUMDSR CE CKQQ0Flip-flop/ LatchSet/resetMI001SR01CE01CKFCIMcarry inputMemory sign

18、als圖 2-1- 2 MSLICE結(jié)構(gòu)圖如圖 2-1- 2 所示，MSLICE 內(nèi)部有兩個(gè) 4 輸入查找表（LUT4），并帶有 RAM 寫入譯碼器，結(jié)合 PFB內(nèi)部的分布式RAM邏輯，每個(gè) LUT4 可實(shí)現(xiàn) 16x1 bits RAM器，2 個(gè) MSLICE 配合一個(gè)RAM器實(shí)現(xiàn) 16x4 的雙口 RAM。MSLICE 中每個(gè) LUT4 結(jié)合內(nèi)部進(jìn)位邏輯以及進(jìn)位輸入（FCIM）可以實(shí)現(xiàn) 1 位全加器。一個(gè)MSLICE 可實(shí)現(xiàn) 2 位加/減法，并實(shí)現(xiàn)快速進(jìn)/借位輸出（FCOM）。MSLICE 和 LSLICE 內(nèi)部寄存器相同，可配置成DFF 或者 LATCH。DS400_3.52018.116

19、安路科技 ELF2 系列 FPGAb)LSLICELSLICE 包含 2 個(gè)增強(qiáng)型 LUT5s 和兩個(gè)寄存器以及 4 級(jí)進(jìn)位鏈。PFB 內(nèi)的 SLICE 2,3 為 LSLICE 類型。LSLICE 內(nèi)部邏輯可實(shí)現(xiàn)：將一個(gè) LUT5s 拆成 2 個(gè) LUT4s；實(shí)現(xiàn)兩個(gè) LSLICE 組合可實(shí)現(xiàn)LUT7。輸入函數(shù)，如 LUT5，LUT6。carry output FCOLLUT6 I/O chainLSLICEFX1F1COLUT5 LUT4A1 B1 C1 D1 E1ADSR CE CKQQ1B EnhancedFlip-flop/ LatchLUT5+C D E MI2SUM1:0Set/

20、reset2bit AdderCITo RoutingFrom RoutingMI1Output Combine LogicFX0COA0 B0 C0 D0 E0AF0LUT5B Enhanced LUT4C LUT52D E MISUM1:0+DSR CE CKQQ02bit AdderCIFlip-flop/ LatchSet/resetMI001SR01CE01CKFCILcarry input圖 2-1- 3 LSLICE結(jié)構(gòu)圖如圖 2-1- 3 所示，LSLICE 內(nèi)部有 4 個(gè) 4 輸入查找表（LUT4），以及選擇邏輯，可組合實(shí)現(xiàn)多種邏輯功能：4 個(gè) LUT4；2 個(gè)LUT4 +

21、1 個(gè) LUT5；2 個(gè) LUT5；一個(gè) LUT6 等。每個(gè) enhanced LUT5 結(jié)合內(nèi)部進(jìn)位邏輯以及進(jìn)位輸入可以實(shí)現(xiàn) 2 位全加器。一個(gè) LSLICE 可實(shí)現(xiàn) 4 位加/減法，并實(shí)現(xiàn)快速進(jìn)/借位輸出（FCOL）。2.1.2 PFB 操作模式MSLICE 有 4 種操作模式：邏輯，算術(shù)，分布式RAM 和ROM。LSLICE 有 3 種操作模式：邏輯，算術(shù)和ROM。a)邏輯模式在邏輯模式中，MSLICE 中的 LUT4 配置成 4 輸入組合邏輯查找表，任意 4 輸入函數(shù)都可以用這個(gè)查找表實(shí)現(xiàn)。LSLICE 中的 enhanced LUT5 可配置成多種組合的邏輯查找表。SLICE 內(nèi)的

22、LUT 還可以通過內(nèi)部輸出組合電路級(jí)聯(lián)成更大的查找表。DS400_3.52018.117安路科技 ELF2 系列 FPGA表 2-1- 1 常見邏輯實(shí)現(xiàn)表b)算術(shù)模式算術(shù)模式會(huì)利用 SLICE 內(nèi)部快速進(jìn)位鏈實(shí)現(xiàn)快速、高效的算術(shù)功能，MSLICE 和 LSLICE 都支持算術(shù)模式?？芍С值乃阈g(shù)邏輯有：加法，減法，帶選擇的加/減法器，計(jì)數(shù)器，乘法器以及比較器。PFB 內(nèi)部共有兩條進(jìn)位鏈，分別連接縱向 MSLICE 和縱向 LSLICE?？杉?jí)聯(lián)縱向相鄰的 PFB 實(shí)現(xiàn)寬比特位算術(shù)邏輯。c)分布式 RAM 模式MSLICE 可配置成此模式，兩個(gè) MSLICE：SLICE0 和 SLICE1 相結(jié)合可

23、配置成 16x4 的簡(jiǎn)單雙口RAM（一口寫/一口讀）。d)ROM 模式所有 SLICE 在 LUT 邏輯下可用作ROM 模式，用戶可以通過軟件設(shè)置 ROM 初值。2.1.3 寄存器PFB 內(nèi)每個(gè) SLICE 包含 2 個(gè)可配置寄存器?？涉i存 LUT 的輸出或者來自互連的 MI 輸入。寄存器配置選項(xiàng)：n邊沿觸發(fā)的鎖存器（DFF）或電平使能鎖存器（LATCH）n同步或異步進(jìn)行復(fù)位 0 或置位 1n是否帶有ClockEnable 使能nCLK/CE/SR 帶有上升沿/下降沿/0/1 選擇2.2 互連（Routing）可編程互連實(shí)現(xiàn)FPGA 內(nèi)部各個(gè)功能塊之間的信號(hào)傳輸。ELF2 系列器件內(nèi)部擁有豐富

24、的互連，包括線間選通開關(guān)、線緩沖器以及信號(hào)走線。ELF2 系列互連線全部帶有緩沖器，從而實(shí)現(xiàn)高速信號(hào)傳輸和可靠的信號(hào)完整性。DS400_3.52018.118LUT51MSLICE1/2LSLICEMUX41MSLICE1/2LSLICELUT62MSLICE1LSLICELUT73LSLICE安路科技 ELF2 系列 FPGAVertical channelsPFBPFBchanndel RSBHorizontal channelsPFBPFBLocal RSB圖 2-2- 1 ELF2 互聯(lián)架構(gòu)PFB 間信號(hào)通過水平通道和垂直通道傳輸。PFB 可以直接驅(qū)動(dòng)水平/垂直通道。通道之間通過 ch

25、annel RSB(routing switch box) 進(jìn)行切換。通道上傳輸?shù)男盘?hào)通過 local RSB 進(jìn)入 PFB。2.3器模塊（BRAM）PFB 間信號(hào)通過水平通道和垂直通道傳輸。PFB 可以直接驅(qū)動(dòng)水平/垂直通道。通道之間通過 channelRSB(routing switch box) 進(jìn)行切換。通道上傳輸?shù)男盘?hào)通過 local RSB 進(jìn)入 PFB2.3.1 BRAM 9K2.3.1.1 簡(jiǎn)介BRAM9K 每塊容量 9Kbits，在中按列排布，分布在PFB 的陣列中。BRAM9K 可實(shí)現(xiàn)：n單口RAM/ROMn雙口RAMn簡(jiǎn)單雙口RAM（也稱為偽雙口）nFIFO（BRAM9K

26、 內(nèi)嵌有硬件 FIFO器）BRAM9K 模塊支持的功能特色有：DS400_3.52018.119安路科技 ELF2 系列 FPGAn9216 （9K）bits / 每塊nA/B 口時(shí)鐘n可單獨(dú)配置 A/B 口數(shù)據(jù)位寬，口從 x1 到x9，支持 x18 簡(jiǎn)單雙口（一寫一讀）n9 或 18 位寫操作時(shí)帶有字節(jié)使能（Byte Enable）n輸出鎖存器可選擇（支持 1 級(jí)流水線）n支持RAM/ROM 模式下數(shù)據(jù)初始化（通過初始化文件在配置過程中對(duì)BRAM9K 數(shù)據(jù)初始化）n支持多種寫操作模式。可選擇只寫（Normal），先讀后寫（Read before Write），寫穿通（Writethrough

27、）三種模式式。表 2-3- 1 BRAM 9K特色n字節(jié)使能（Byte Enable）BRAM9K 支持字節(jié)使能功能，可在寫操作時(shí)對(duì)寫入數(shù)據(jù)按字節(jié)，被的字節(jié)被寫入RAM。字節(jié)使能（Byte Enable1:0）信號(hào)分別對(duì)應(yīng)寫入數(shù)據(jù)的 datain15:8和 datain7:0。DS400_3.52018.1110類別特性容量9K配置(深度 x 位寬)8192 x 14096 x 22048 x 41024 x 8 或 9512 x 16 或 18奇偶位（Parity bits）8+116+2字節(jié)使能（Byte enable）有，可選擇輸入地址/數(shù)據(jù)寄存器有單口模式(Single-port mo

28、de)支持簡(jiǎn)單雙口模式(Simple dual-port mode)支持口模式(True dual-port mode)支持ROM 模式支持FIFO 模式支持?jǐn)?shù)據(jù)輸出寄存器有，可選擇數(shù)據(jù)輸出寄存器使能有Read-during-write輸出舊數(shù)據(jù)(read before write)輸出寫數(shù)據(jù)（write through）工作前 RAM 初始化支持安路科技 ELF2 系列 FPGAn寫操作時(shí)并行讀操作（Read-during-Write）ELF2 系列的 BRAM9K 支持同端口的 read-during-write 。read-during-write 是指在單口 RAM 或真雙口RAM 模

29、式時(shí)，用戶在寫入數(shù)據(jù)的同時(shí)，讀出同一地址的數(shù)據(jù)到輸出端口。而默認(rèn)非 rdw 選擇，輸出數(shù)據(jù)保持不變（No change）。RDW 模式下用戶有兩種選擇：讀出舊數(shù)據(jù)(Read Before Write)；讀出新數(shù)據(jù)即正要寫入的數(shù)據(jù)(WriteThrough)。2.3.1.2 2RAM器模式BRAM9K 按工作模式分為 RAM用戶端口名稱和設(shè)置略有不同。器模式（包括 ROM）和 FIFO 模式。兩種模式下 BRAM9KBRAM9K 在RAM 模式下是A/B 口的雙口RAM，支持多種模式同步 RAM 操作和ROM 操作。2.3.1.3 RAM器模式下的端口信號(hào)BRAM9K 的信號(hào)、時(shí)鐘輸入信號(hào) A/

30、B 口完全，輸入信號(hào)有：n片選信號(hào)（ChipSelect）n時(shí)鐘使能（Clock Enable）n輸入/輸出寄存器復(fù)位信號(hào)（RST）n寫/讀操作（WE）n數(shù)據(jù)輸出寄存器鎖存使能（OCE）n字節(jié)使能（Byte Enable1:0）。表 2-3- 2邏輯信號(hào)表DS400_3.52018.1111操作CLKCSClockEnableRSTWE寫操作上升沿1101讀操作上升沿1100IDLEx100xSave powerx000x安路科技 ELF2 系列 FPGABRAM9K 的端口如下表：表 2-3- 3 RAM模式下的端口信號(hào)n多位片選信號(hào)邏輯說明：BRAM9K 在 RAM 和 FIFO 模式下的

31、CS 由可反向的 3 位片選輸入生成。其邏輯如下圖所示（CSA，CSB 在RAM 模式/CSW，CSR 在 FIFO 模式）：CS0CS1CSCS2圖 2-3- 1 CS邏輯DS400_3.52018.1112A 端口名方向說明dia8:0輸入A 端口數(shù)據(jù)輸入，簡(jiǎn)單雙口 18 位輸入端口模式時(shí)作為低 9 位數(shù)據(jù)輸入addra12:0輸入A 端口地址輸入，12:4作為 word 地址一直有效，3:0取決于 bit 模式。在 18 位模式時(shí)，addra1:0復(fù)用為字節(jié)使能信號(hào) Byte Enable1:0。Doa8:0輸出A 端口數(shù)據(jù)輸出，簡(jiǎn)單雙口 18 位輸出端口模式時(shí)作為低 9 位數(shù)據(jù)輸出cl

32、ka輸入A 端口時(shí)鐘輸入，默認(rèn)上升沿有效（可反向），簡(jiǎn)單雙口 18 位模式時(shí)作為輸入地址/數(shù)據(jù)端口時(shí)鐘rsta輸入A 端口復(fù)位信號(hào)，默認(rèn)高有效（可反向），可配置同步/異步復(fù)位cea輸入A 端口時(shí)鐘有效信號(hào)，默認(rèn)高有效（可反向）。Wea輸入A 端口寫入/讀出操作，1 為寫入操作，0 為讀出操作；18 位寫入模式定為 1。Csa2:0輸入A 端口 3 位片選信號(hào)（可反向），csa2:0=3b111 時(shí) BRAM 被選中進(jìn)行操作。3位信號(hào)可分別設(shè)置是否反向。Ocea輸入A 端口數(shù)據(jù)寄存器時(shí)鐘使能，默認(rèn)高有效（可反向）。只有當(dāng)輸出寄存器被使用時(shí)（REGMODE_A=“OUTREG”）才有效。B 端口名

33、方向說明dib8:0輸入B 端口數(shù)據(jù)輸入，18 位輸入端口模式時(shí)作為高 9 位數(shù)據(jù)輸入addrb12:0輸入B 端口地址輸入，12:4作為 word 地址一直有效，3:0取決于 bit 模式dob8:0輸出B 端口數(shù)據(jù)輸出，18 位輸出端口模式時(shí)作為高 9 位數(shù)據(jù)輸入clkb輸入B 端口時(shí)鐘輸入，默認(rèn)上升沿有效（可反向），簡(jiǎn)單雙口 18 位模式時(shí)作為輸出地址/數(shù)據(jù)端口時(shí)鐘rstb輸入B 端口復(fù)位信號(hào)，默認(rèn)高有效（可反向），可配置同步/異步復(fù)位ceb輸入B 端口時(shí)鐘有效信號(hào)，默認(rèn)高有效（可反向）。Web輸入B 端口寫入/讀出操作，1 為寫入操作，0 為讀出操作；18 位讀出模式定為 0。Csb2

34、:0輸入B 端口 3 位片選信號(hào)（可反向），csb2:0=3b111 時(shí) BRAM 被選中進(jìn)行操作。3位信號(hào)可分別設(shè)置是否反向。Oceb輸入B 端口數(shù)據(jù)寄存器時(shí)鐘使能，默認(rèn)高有效（可反向）。只有當(dāng)輸出寄存器被使用時(shí)（REGMODE_B=“OUTREG”）才有效。安路科技 ELF2 系列 FPGACS 的配置屬性：“SIG”表示對(duì)應(yīng) CSx輸入信號(hào)直通，“INV”表示信號(hào)反向。利用 3 位CS 輸入反向配置可不用額外邏輯就能實(shí)現(xiàn)地址譯碼，方便對(duì)28 塊RAM 進(jìn)行深度擴(kuò)展。n18 位模式時(shí)的字節(jié)使能（Byte Enable）:BRAM9K 支持字節(jié)使能功能，可在寫操作時(shí)對(duì)寫入數(shù)據(jù)按字節(jié)，被的字節(jié)

35、被寫入RAM。字節(jié)使能（Byte Enable1:0）信號(hào)分別對(duì)應(yīng)寫入數(shù)據(jù)的 datain15:8和 datain7:0。例如，ByteEnable1:0=00，兩字節(jié)都被寫入；Byte Enable1:0=01，低位字節(jié)寫入（dia）。在 18 位模式時(shí)，字節(jié)使能Byte Enable1:0信號(hào)和端口 addra1:0復(fù)用。n寫操作時(shí)并行讀操作（Read-during-Write）ELF2 系列的 BRAM9K 支持同端口的 read-during-write 。read-during-write 是指在單口 RAM 或真雙口RAM 模式時(shí)，用戶在寫入數(shù)據(jù)的同時(shí)，同時(shí)讀出同一地址的數(shù)據(jù)，輸出

36、到輸出端口。而默認(rèn)選擇只寫模式（Normal），輸出數(shù)據(jù)保持不變。RDW 模式下用戶有兩種選擇：讀出舊數(shù)據(jù)(Read Before Write)；讀出新數(shù)據(jù)(Write Through)。2.3.1.4 RAM器模式下的常見配置a)單口模式（ Single-Port Mode）單口模式支持對(duì)非同時(shí)發(fā)生的對(duì)同一地址的讀或?qū)懖僮?。BRAM9K 內(nèi)部有兩套讀寫邏輯分別管理 A 口和 B 口，因此 BRAM9K 可以支持實(shí)現(xiàn)兩個(gè)單口模式的 RAM 或 ROM。通常 ROM 也工作在此模式下。BRAM9K 在單口模式下支持的位寬8192 x 1（的A 口或 B 口實(shí)現(xiàn)）4096 x 2（的A 口或 B

37、口實(shí)現(xiàn)）2048 x 4（的A 口或 B 口實(shí)現(xiàn)）1024 x 8，1024 x 9（的A 口或 B 口實(shí)現(xiàn)）512 x 16，512 x 18（A 口B 口實(shí)現(xiàn)）DS400_3.52018.1113安路科技 ELF2 系列 FPGAdoadia addraWEA CEACSA2:0 RSTA OCEA CLKA圖 2-3- 2 利用 A 口實(shí)現(xiàn)的 9 位寬（及以下）單口 RAMb)簡(jiǎn)單雙口模式（ Simple Dual-Port Mode）當(dāng)用一塊BRAM9K 配置成 18 位寫入或 18 位讀出時(shí)，其不支持口模式，支持單口和簡(jiǎn)單雙口模式。簡(jiǎn)單雙口模式的配置連接如下。18 位模式時(shí)，A 端口

38、信號(hào)作為寫入信號(hào)，B 端口信號(hào)作為讀出信號(hào)。18 位寫入時(shí)，DIB8:0作為高 9 位數(shù)據(jù)輸入，DIA8:0 作為低 9 位數(shù)據(jù)輸入；18 位讀出時(shí)，DOB8:0作為高 9 位數(shù)據(jù)輸出，DOA8:0 作為低 9 位數(shù)據(jù)輸出。當(dāng)用戶使用 8/16 位寬時(shí)，使用DIA9，DIB9，DOA9，DOB9，防止因?yàn)樽x寫位寬不同造成的內(nèi)部數(shù)據(jù)失配。表 2-3- 4 9/18 位簡(jiǎn)單雙口模式時(shí)數(shù)據(jù)端口連接關(guān)系DS400_3.52018.1114模式BRAM9K RAM 端口用戶端口W=18 位R=18 位DIA8:0wdata8:0DIB8:0wdata17:9DOA8:0Rdata8:0DOB8:0Rda

39、ta17:9W=9 位R=18 位DIAWdataDOA8:0Rdata8:0DOB8:0Rdata17:9W=18 位R=9 位DIA8:0wdata8:0DIB8:0wdata17:9DOBRdataPort A9Kb Memory Array安路科技 ELF2 系列 FPGAWdata8:0 Wdata17:9Waddress8:01we/cecsw rstwByteen1:0Rdata8:0 Rdata17:9Raddress8:00re csr rstr oceclkwclkr圖 2-3- 3 簡(jiǎn)單雙口 18 位寫/18 位讀端口連接WdataRdata8:0 Rdata17:9Ra

40、ddress8:00re csr rstr oceWaddress1we/cecsw rstwclkwclkr圖 2-3- 4 簡(jiǎn)單雙口模式=9 位寫/18 位讀端口連接Wdata8:0 Wdata17:9Waddress8:01we/cecsw rstwByteen1:0RdataRaddress0re csr rstr oceclkwclkr圖 2-3- 5 簡(jiǎn)單雙口模式 18 位寫/=9 位讀端口連接DS400_3.52018.1115diaDobdibaddra12:4addrbWEAWEBCEACEBCSACSBRSTARSTBaddra1:0OCEB OCEACLKACLKB9Kb

41、 Memory Arraydiadoadobaddraaddrb12:4WEAWEBCEACEBCSACSBRSTARSTBOCEB OCEACLKACLKB9Kb Memory Arraydiadoadibdobaddra12:4addrb12:4WEAWEBCEACEBCSACSBRSTARSTBaddra1:0OCEB OCEACLKACLKB9Kb Memory Array安路科技 ELF2 系列 FPGABRAM9K 簡(jiǎn)單雙口模式下支持A 口/B 口不同位寬的混合端口寬度選擇。表 2-3- 5 簡(jiǎn)單雙口模式下支持的混合端口位寬配置表 2-3- 6 簡(jiǎn)單雙口模式下支持的混合端口位寬配置

42、c)口模式（ Ture Dual-Port Mode）口模式支持A 口/B 口的所有讀寫操作組合：兩讀，兩寫，一讀和一寫。doa ia addrWEA CEACSA2:0RSTA OCEA CLKAByteenA圖 2-3- 6 位寬=9 位時(shí) A/B 雙口 RAMDS400_3.52018.1116端口寬度地址位寬度DOB8DOA8最低 4 位地址 addr3:0值對(duì)應(yīng)的 WORD 內(nèi)部數(shù)據(jù)位0411XX3210212XX76543210113XX18/16 位WORD 內(nèi)部數(shù)據(jù)位3210Read PortWrite Port8Kx14Kx22Kx41Kx8512x161Kx9512x188

43、Kx14Kx22Kx41Kx8512x161Kx9512x18安路科技 ELF2 系列 FPGA表 2-3- 7口模式下支持的混合端口位寬配置d)ROM 模式BRAM9K 支持 ROM 模式。ROM 內(nèi)容保存在初始化文件中，在編程時(shí)寫入BRAM9K 中。初始化值可以在IP 生成是用 MIF 文件設(shè)置。ROM 輸出可選擇帶寄存器或不帶寄存器鎖存。ROM 的讀出操作和單口RAM 的讀操作時(shí)序相同。2.3.1.5 FIFO 模式BRAM9K 內(nèi)部集成 FIFO器，硬件支持同步/異步 FIFO 模式。FIFO 模式下 BRAM9K 位寬設(shè)置和簡(jiǎn)單雙口RAM 設(shè)置相同，最高可支持 18bit 輸入和輸出

44、。表 2-3- 8 FIFO 模式下的端口信號(hào)DS400_3.52018.1117輸入端口名方向說明dia8:0輸入FIFO 數(shù)據(jù)輸入， 16/18 位輸入端口模式時(shí)作為低 9 位數(shù)據(jù)輸入dib8:0輸入只在 16/18 位輸入端口模式時(shí)作為高 9 位數(shù)據(jù)輸入，其他位寬不使用。Clkw輸入FIFO 寫端口時(shí)鐘輸入，默認(rèn)上升沿有效（可反向）rst輸入FIFO 內(nèi)部寫指針/讀指針復(fù)位信號(hào)（可反向）we輸入FIFO 寫使能，1 為寫入操作，0 無操作。Csw2:0輸入FIFO 寫端口 3 位片選信號(hào)（可反向），類似 RAM 模式。Ocea輸入A 端口數(shù)據(jù)寄存器時(shí)鐘使能，默認(rèn)高有效（可反向）。只有當(dāng)輸出寄存器被使用時(shí)（REGMODE_A=“OUTREG”）才有效。輸出端口名方向說明doa8:0輸出只在 18 位輸出端口模式時(shí)作為低 9 位數(shù)據(jù)輸出，其他位寬時(shí)不使用。Dob8:0輸出=9 位時(shí)作為數(shù)據(jù)輸出，18 位輸出端口模式時(shí)作為高 9 位數(shù)據(jù)輸出。Clkr輸入讀端口時(shí)鐘輸入，默認(rèn)上升沿有效（可反