詳細(xì)講解MOSFET管驅(qū)動(dòng)電路

1、詳細(xì)講解MOSFET 管驅(qū)動(dòng)電路在使用MOS 管設(shè)計(jì)開關(guān)電源或者馬達(dá)驅(qū)動(dòng)電路的時(shí)候，大部分人都會(huì)考慮MOS 的導(dǎo)通電阻，最大電壓等，最大電流等，也有很多人僅僅考慮這些因素。這樣的電路也許是可以工作的，但并不是優(yōu)秀的，作為正式的產(chǎn)品設(shè)計(jì)也是不允許的。下面是我對MOSFET 及MOSFET 驅(qū)動(dòng)電路基礎(chǔ)的一點(diǎn)總結(jié)，其中參考了一些資料，非全部原創(chuàng)。包括MOS 管的介紹，特性，驅(qū)動(dòng)以及應(yīng)用電路。1，MOS管種類和結(jié)構(gòu)MOSFET管是FET 的一種（另一種是JFET），可以被制造成增強(qiáng)型或耗盡型，P溝道或N 溝道共4種類型，但實(shí)際應(yīng)用的只有增強(qiáng)型的N 溝道MOS 管和增強(qiáng)型的P 溝道MOS 管，所以通常

2、提到NMOS，或者PMOS 指的就是這兩種。至于為什么不使用耗盡型的MOS 管，不建議刨根問底。對于這兩種增強(qiáng)型MOS 管，比較常用的是NMOS。原因是導(dǎo)通電阻小，且容易制造。所以開關(guān)電源和馬達(dá)驅(qū)動(dòng)的應(yīng)用中，一般都用NMOS。下面的介紹中，也多以NMOS 為主。 MOS管的三個(gè)管腳之間有寄生電容存在，這不是我們需要的，而是由于制造工藝限制產(chǎn)生的。寄生電容的存在使得在設(shè)計(jì)或選擇驅(qū)動(dòng)電路的時(shí)候要麻煩一些，但沒有辦法避免，后邊再詳細(xì)介紹。在MOS 管原理圖上可以看到，漏極和源極之間有一個(gè)寄生二極管。這個(gè)叫體二極管，在驅(qū)動(dòng)感性負(fù)載（如馬達(dá)），這個(gè)二極管很重要。順便說一句，體二極管只在單個(gè)的MOS 管中

3、存在，在集成電路芯片內(nèi)部通常是沒有的。2，MOS管導(dǎo)通特性導(dǎo)通的意思是作為開關(guān)，相當(dāng)于開關(guān)閉合。NMOS的特性，Vgs 大于一定的值就會(huì)導(dǎo)通，適合用于源極接地時(shí)的情況（低端驅(qū)動(dòng)），只要柵極電壓達(dá)到4V 或10V 就可以了。PMOS的特性，Vgs 小于一定的值就會(huì)導(dǎo)通，適合用于源極接VCC 時(shí)的情況（高端驅(qū)動(dòng)）。但是，雖然PMOS 可以很方便地用作高端驅(qū)動(dòng)，但由于導(dǎo)通電阻大，價(jià)格貴，替換種類少等原因，在高端驅(qū)動(dòng)中，通常還是使用NMOS。3，MOS開關(guān)管損失不管是NMOS 還是PMOS，導(dǎo)通后都有導(dǎo)通電阻存在，這樣電流就會(huì)在這個(gè)電阻上消耗能量，這部分消耗的能量叫做導(dǎo)通損耗。選擇導(dǎo)通電阻小的MOS

4、管會(huì)減小導(dǎo)通損耗。現(xiàn)在的小功率MOS 管導(dǎo)通電阻一般在幾十毫歐左右，幾毫歐的也有。MOS在導(dǎo)通和截止的時(shí)候，一定不是在瞬間完成的。MOS兩端的電壓有一個(gè)下降的過程，流過的電流有一個(gè)上升的過程，在這段時(shí)間內(nèi)，MOS管的損失是電壓和電流的乘積，叫做開關(guān)損失。通常開關(guān)損失比導(dǎo)通損失大得多，而且開關(guān)頻率越快，損失也越大。導(dǎo)通瞬間電壓和電流的乘積很大，造成的損失也就很大。縮短開關(guān)時(shí)間，可以減小每次導(dǎo)通時(shí)的損失；降低開關(guān)頻率，可以減小單位時(shí)間內(nèi)的開關(guān)次數(shù)。這兩種辦法都可以減小開關(guān)損失。4，MOS管驅(qū)動(dòng)跟雙極性晶體管相比，一般認(rèn)為使MOS 管導(dǎo)通不需要電流，只要GS 電壓高于一定的值，就可以了。這個(gè)很容易做

5、到，但是，我們還需要速度。在MOS 管的結(jié)構(gòu)中可以看到，在GS，GD之間存在寄生電容，而MOS 管的驅(qū)動(dòng)，實(shí)際上就是對電容的充放電。對電容的充電需要一個(gè)電流，因?yàn)閷﹄娙莩潆娝查g可以把電容看成短路，所以瞬間電流會(huì)比較大。選擇/設(shè)計(jì)MOS 管驅(qū)動(dòng)時(shí)第一要注意的是可提供瞬間短路電流的大小。第二注意的是，普遍用于高端驅(qū)動(dòng)的NMOS，導(dǎo)通時(shí)需要是柵極電壓大于源極電壓。而高端驅(qū)動(dòng)的MOS 管導(dǎo)通時(shí)源極電壓與漏極電壓（VCC）相同，所以這時(shí)柵極電壓要比VCC 大4V 或10V。如果在同一個(gè)系統(tǒng)里，要得到比VCC 大的電壓，就要專門的升壓電路了。很多馬達(dá)驅(qū)動(dòng)器都集成了電荷泵，要注意的是應(yīng)該選擇合適的外接電容，

6、以得到足夠的短路電流去驅(qū)動(dòng)MOS 管。上邊說的4V 或10V 是常用的MOS 管的導(dǎo)通電壓，設(shè)計(jì)時(shí)當(dāng)然需要有一定的余量。而且電壓越高，導(dǎo)通速度越快，導(dǎo)通電阻也越小?，F(xiàn)在也有導(dǎo)通電壓更小的MOS 管用在不同的領(lǐng)域里，但在12V 汽車電子系統(tǒng)里，一般4V 導(dǎo)通就夠用了。MOS管的驅(qū)動(dòng)電路及其損失，可以參考Microchip 公司的AN799 Matching MOSFET Drivers to MOSFETs。講述得很詳細(xì)，所以不打算多寫了。5，MOS管應(yīng)用電路MOS管最顯著的特性是開關(guān)特性好，所以被廣泛應(yīng)用在需要電子開關(guān)的電路中，常見的如開關(guān)電源和馬達(dá)驅(qū)動(dòng)，也有照明調(diào)光?，F(xiàn)在的MOS 驅(qū)動(dòng)，有幾

7、個(gè)特別的需求，1，低壓應(yīng)用當(dāng)使用5V 電源，這時(shí)候如果使用傳統(tǒng)的圖騰柱結(jié)構(gòu)，由于三極管的be 有0.7V 左右的壓降，導(dǎo)致實(shí)際最終加在gate 上的電壓只有4.3V。這時(shí)候，我們選用標(biāo)稱gate 電壓4.5V 的MOS 管就存在一定的風(fēng)險(xiǎn)。同樣的問題也發(fā)生在使用3V 或者其他低壓電源的場合。2，寬電壓應(yīng)用輸入電壓并不是一個(gè)固定值，它會(huì)隨著時(shí)間或者其他因素而變動(dòng)。這個(gè)變動(dòng)導(dǎo)致PWM 電路提供給MOS 管的驅(qū)動(dòng)電壓是不穩(wěn)定的。為了讓MOS 管在高gate 電壓下安全，很多MOS 管內(nèi)置了穩(wěn)壓管強(qiáng)行限制gate 電壓的幅值。在這種情況下，當(dāng)提供的驅(qū)動(dòng)電壓超過穩(wěn)壓管的電壓，就會(huì)引起較大的靜態(tài)功耗。 同

8、時(shí)，如果簡單的用電阻分壓的原理降低gate 電壓，就會(huì)出現(xiàn)輸入電壓比較高的時(shí)候，MOS管工作良好，而輸入電壓降低的時(shí)候gate 電壓不足，引起導(dǎo)通不夠徹底，從而增加功耗。3，雙電壓應(yīng)用在一些控制電路中，邏輯部分使用典型的5V 或者3.3V 數(shù)字電壓，而功率部分使用12V 甚至更高的電壓。兩個(gè)電壓采用共地方式連接。這就提出一個(gè)要求，需要使用一個(gè)電路，讓低壓側(cè)能夠有效的控制高壓側(cè)的MOS 管，同時(shí)高壓側(cè)的MOS 管也同樣會(huì)面對1和2中提到的問題。在這三種情況下，圖騰柱結(jié)構(gòu)無法滿足輸出要求，而很多現(xiàn)成的MOS 驅(qū)動(dòng)IC，似乎也沒有包含gate 電壓限制的結(jié)構(gòu)。于是我設(shè)計(jì)了一個(gè)相對通用的電路來滿足這三

9、種需求。電路圖如下： 圖1 用于NMOS 的驅(qū)動(dòng)電路 圖2 用于PMOS 的驅(qū)動(dòng)電路 這里我只針對NMOS 驅(qū)動(dòng)電路做一個(gè)簡單分析：Vl和Vh 分別是低端和高端的電源，兩個(gè)電壓可以是相同的，但是Vl 不應(yīng)該超過Vh。 Q1和Q2組成了一個(gè)反置的圖騰柱，用來實(shí)現(xiàn)隔離，同時(shí)確保兩只驅(qū)動(dòng)管Q3和Q4不會(huì)同時(shí)導(dǎo)通。R2和R3提供了PWM 電壓基準(zhǔn)，通過改變這個(gè)基準(zhǔn)，可以讓電路工作在PWM 信號(hào)波形比較陡直的位置。Q3和Q4用來提供驅(qū)動(dòng)電流，由于導(dǎo)通的時(shí)候，Q3和Q4相對Vh 和GND 最低都只有一個(gè)Vce 的壓降，這個(gè)壓降通常只有0.3V 左右，大大低于0.7V 的Vce。R5和R6是反饋電阻，用于對

10、gate 電壓進(jìn)行采樣，采樣后的電壓通過Q5對Q1和Q2的基極產(chǎn)生一個(gè)強(qiáng)烈的負(fù)反饋，從而把gate 電壓限制在一個(gè)有限的數(shù)值。這個(gè)數(shù)值可以通過R5和R6來調(diào)節(jié)。最后，R1提供了對Q3和Q4的基極電流限制，R4提供了對MOS 管的gate 電流限制，也就是Q3和Q4的Ice 的限制。必要的時(shí)候可以在R4上面并聯(lián)加速電容。這個(gè)電路提供了如下的特性：1，用低端電壓和PWM 驅(qū)動(dòng)高端MOS 管。2，用小幅度的PWM 信號(hào)驅(qū)動(dòng)高gate 電壓需求的MOS 管。3，gate電壓的峰值限制4，輸入和輸出的電流限制5，通過使用合適的電阻，可以達(dá)到很低的功耗。6，PWM信號(hào)反相。NMOS并不需要這個(gè)特性，可以通

11、過前置一個(gè)反相器來解決。 在設(shè)計(jì)便攜式設(shè)備和無線產(chǎn)品時(shí)，提高產(chǎn)品性能、延長電池工作時(shí)間是設(shè)計(jì)人員需要面對的兩個(gè)問題。DC-DC轉(zhuǎn)換器具有效率高、輸出電流大、靜態(tài)電流小等優(yōu)點(diǎn)，非常適用于為便攜式設(shè)備供電。目前DC-DC 轉(zhuǎn)換器設(shè)計(jì)技術(shù)發(fā)展主要趨勢有：（1）高頻化技術(shù)：隨著開關(guān)頻率的提高，開關(guān)變換器的體積也隨之減小，功率密度也得到大幅提升，動(dòng)態(tài)響應(yīng)得到改善。小功率DC-DC 轉(zhuǎn)換器的開關(guān)頻率將上升到兆赫級。（2）低輸出電壓技術(shù)：隨著半導(dǎo)體制造技術(shù)的不斷發(fā)展，微處理器和便攜式電子設(shè)備的工作電壓越來越低，這就要求未來的DC-DC 變換器能夠提供低輸出電壓以適應(yīng)微處理器和便攜式電子設(shè)備的要求。這些技術(shù)的

12、發(fā)展對電源芯片電路的設(shè)計(jì)提出了更高的要求。首先，隨著開關(guān)頻率的不斷提高，對于開關(guān)元件的性能提出了很高的要求，同時(shí)必須具有相應(yīng)的開關(guān)元件驅(qū)動(dòng)電路以保證開關(guān)元件在高達(dá)兆赫級的開關(guān)頻率下正常工作。其次，對于電池供電的便攜式電子設(shè)備來說，電路的工作電壓低（以鋰電池為例，工作電壓2.53.6V），因此，電源芯片的工作電壓較低。MOS管具有很低的導(dǎo)通電阻，消耗能量較低，在目前流行的高效DCDC芯片中多采用MOS 管作為功率開關(guān)。但是由于MOS 管的寄生電容大，一般情況下NMOS 開關(guān)管的柵極電容高達(dá)幾十皮法。這對于設(shè)計(jì)高工作頻率DCDC轉(zhuǎn)換器開關(guān)管驅(qū)動(dòng)電路的設(shè)計(jì)提出了更高的要求。在低電壓ULSI 設(shè)計(jì)中有

13、多種CMOS、BiCMOS 采用自舉升壓結(jié)構(gòu)的邏輯電路和作為大容性負(fù)載的驅(qū)動(dòng)電路。這些電路能夠在低于1V 電壓供電條件下正常工作，并且能夠在負(fù)載電容12pF的條件下工作頻率能夠達(dá)到幾十兆甚至上百兆赫茲。本文正是采用了自舉升壓電路，設(shè)計(jì)了一種具有大負(fù)載電容驅(qū)動(dòng)能力的，適合于低電壓、高開關(guān)頻率升壓型DCDC轉(zhuǎn)換器的驅(qū)動(dòng)電路。電路基于Samsung AHP615 BiCMOS工藝設(shè)計(jì)并經(jīng)過Hspice 仿真驗(yàn)證，在供電電壓1.5V ，負(fù)載電容為60pF 時(shí)，工作頻率能夠達(dá)到5MHz 以上。自舉升壓電路自舉升壓電路的原理圖如圖1所示。所謂的自舉升壓原理就是，在輸入端IN 輸入一個(gè)方波信號(hào)，利用電容Cb

14、oot 將A 點(diǎn)電壓抬升至高于VDD 的電平，這樣就可以在B 端輸出一個(gè)與輸入信號(hào)反相，且高電平高于VDD的方波信號(hào)。具體工作原理如下。 當(dāng)VIN 為高電平時(shí)，NMOS管N1導(dǎo)通，PMOS管P1截止，C點(diǎn)電位為低電平。同時(shí)N2導(dǎo)通，P2的柵極電位為低電平，則P2導(dǎo)通。這就使得此時(shí)A 點(diǎn)電位約為VDD，電容Cboot 兩端電壓UCVDD。由于N3導(dǎo)通，P4截止，所以B 點(diǎn)的電位為低電平。這段時(shí)間稱為預(yù)充電周期。當(dāng)VIN 變?yōu)榈碗娖綍r(shí)，NMOS管N1截止，PMOS管P1導(dǎo)通，C點(diǎn)電位為高電平，約為VDD。同時(shí)N2、N3截止，P3導(dǎo)通。這使得P2的柵極電位升高，P2截止。此時(shí)A 點(diǎn)電位等于C 點(diǎn)電位

15、加上電容Cboot 兩端電壓，約為2VDD。而且P4導(dǎo)通，因此B 點(diǎn)輸出高電平，且高于VDD。這段時(shí)間稱為自舉升壓周期。 實(shí)際上，B點(diǎn)電位與負(fù)載電容和電容Cboot 的大小有關(guān)，可以根據(jù)設(shè)計(jì)需要調(diào)整。具體關(guān)系將在介紹電路具體設(shè)計(jì)時(shí)詳細(xì)討論。在圖2中給出了輸入端IN 電位與A、B 兩點(diǎn)電位關(guān)系的示意圖。驅(qū)動(dòng)電路結(jié)構(gòu)圖3中給出了驅(qū)動(dòng)電路的電路圖。驅(qū)動(dòng)電路采用Totem 輸出結(jié)構(gòu)設(shè)計(jì)，上拉驅(qū)動(dòng)管為NMOS 管N4、晶體管Q1和PMOS 管P5。下拉驅(qū)動(dòng)管為NMOS 管N5。圖中CL 為負(fù)載電容，Cpar為B 點(diǎn)的寄生電容。虛線框內(nèi)的電路為自舉升壓電路。 本驅(qū)動(dòng)電路的設(shè)計(jì)思想是，利用自舉升壓結(jié)構(gòu)將上拉

16、驅(qū)動(dòng)管N4的柵極（B點(diǎn)）電位抬升，使得UB>VDD+VTH ，則NMOS 管N4工作在線性區(qū)，使得VDSN4 大大減小，最終可以實(shí)現(xiàn)驅(qū)動(dòng)輸出高電平達(dá)到VDD。而在輸出低電平時(shí)，下拉驅(qū)動(dòng)管本身就工作在線性區(qū)，可以保證輸出低電平位GND。因此無需增加自舉電路也能達(dá)到設(shè)計(jì)要求?？紤]到此驅(qū)動(dòng)電路應(yīng)用于升壓型DCDC轉(zhuǎn)換器的開關(guān)管驅(qū)動(dòng)，負(fù)載電容CL 很大，一般能達(dá)到幾十皮法，還需要進(jìn)一步增加輸出電流能力，因此增加了晶體管Q1作為上拉驅(qū)動(dòng)管。這樣在輸入端由高電平變?yōu)榈碗娖綍r(shí)，Q1導(dǎo)通，由N4、Q1同時(shí)提供電流，OUT端電位迅速上升，當(dāng)OUT 端電位上升到VDDVBE時(shí)，Q1截止，N4繼續(xù)提供電流對負(fù)

17、載電容充電，直到OUT 端電壓達(dá)到VDD。 在OUT 端為高電平期間，A 點(diǎn)電位會(huì)由于電容Cboot 上的電荷泄漏等原因而下降。這會(huì)使得B 點(diǎn)電位下降，N4的導(dǎo)通性下降。同時(shí)由于同樣的原因，OUT端電位也會(huì)有所下降，使輸出高電平不能保持在VDD。為了防止這種現(xiàn)象的出現(xiàn)，又增加了PMOS 管P5作為上拉驅(qū)動(dòng)管，用來補(bǔ)充OUT 端CL 的泄漏電荷，維持OUT 端在整個(gè)導(dǎo)通周期內(nèi)為高電平。驅(qū)動(dòng)電路的傳輸特性瞬態(tài)響應(yīng)在圖4中給出。其中（a）為上升沿瞬態(tài)響應(yīng)，（b）為下降沿瞬態(tài)響應(yīng)。從圖4中可以看出，驅(qū)動(dòng)電路上升沿明顯分為了三個(gè)部分，分別對應(yīng)三個(gè)上拉驅(qū)動(dòng)管起主導(dǎo)作用的時(shí)期。1階段為Q1、N4共同作用，輸

18、出電壓迅速抬升，2階段為N4起主導(dǎo)作，使輸出電平達(dá)到VDD，3階段為P5起主導(dǎo)作用，維持輸出高電平為VDD。而且還可以縮短上升時(shí)間，下降時(shí)間滿足工作頻率在兆赫茲級以上的要求。需要注意的問題及仿真結(jié)果電容Cboot 的大小的確定Cboot的最小值可以按照以下方法確定。在預(yù)充電周期內(nèi)，電容Cboot 上的電荷為VDDCboot 。在A 點(diǎn)的寄生電容（計(jì)為CA）上的電荷為VDDCA。因此在預(yù)充電周期內(nèi)，A點(diǎn)的總電荷為Q_A1=V_DDC_boot+V_DDC_A （1）B點(diǎn)電位為GND，因此在B 點(diǎn)的寄生電容Cpar 上的電荷為0。在自舉升壓周期，為了使OUT 端電壓達(dá)到VDD，B點(diǎn)電位最低為VBV

19、DD+Vthn。因此在B 點(diǎn)的寄生電容Cpar 上的電荷為Q_B=(V_DD+V_thnCpar （2）忽略MOS 管P4源漏兩端壓降，此時(shí)Cboot 上的電荷為VthnCboot ，A點(diǎn)寄生電容CA 的電荷為（VDD+Vthn）CA。A點(diǎn)的總電荷為QA2=V_thnC_BOOT+(V_DD+V_thnC_A （3）同時(shí)根據(jù)電荷守恒又有Q_B=Q_A-Q_A2 （4）綜合式（1）（4）可得C_boot=fracV_DD+V_thnv_DD-v_thnCpar+fracv_thnv_DD-v_thnC_A=fracV_Bv_DD-v_thnCpar+fracV_thnv_DD-v_thnC_A

20、（5）從式（5）中可以看出，Cboot 隨輸入電壓變小而變大，并且隨 B 點(diǎn)電壓 VB 變大而變 大。而 B 點(diǎn)電壓直接影響 N4 的導(dǎo)通電阻，也就影響驅(qū)動(dòng)電路的上升時(shí)間。因此在實(shí)際設(shè)計(jì) 時(shí)，Cboot 的取值要大于式（5）的計(jì)算結(jié)果，這樣可以提高 B 點(diǎn)電壓，降低 N4 導(dǎo)通電阻， 減小驅(qū)動(dòng)電路的上升時(shí)間。 P2、P4 的尺寸問題 將公式（5）重新整理后得： V_B=(V_DD-V_thnfracC_bootCpar-V_thnfracC_ACpar （6） 從式（6）中可以看出在自舉升壓周期內(nèi)， A、B 兩點(diǎn)的寄生電容使得 B 點(diǎn)電位降低。 在實(shí)際設(shè)計(jì)時(shí)為了得到合適的 B 點(diǎn)電位，除了增加 Cboot 大小外，要盡量減小 A、B 兩點(diǎn)的 寄生電容。 在設(shè)計(jì)時(shí)，預(yù)充電 PMOS 管 P2 的尺寸盡可能的取小，以減小寄生電容 CA。而對 于 B 點(diǎn)的寄生電容 Cpar 來說，主要是上拉驅(qū)動(dòng)管 N4 的柵極寄生電容，MOS 管 P4、N3 的源 漏極寄生電容只占一小部分。我們在前面的分析中忽略了 P4 的源漏電壓，因此設(shè)