EDA實(shí)驗(yàn)二4選1多路選擇器設(shè)計(jì)實(shí)驗(yàn)

1、EDA實(shí)驗(yàn)二4選1多路選擇器設(shè)計(jì)實(shí)驗(yàn)一、實(shí)驗(yàn)?zāi)康倪M(jìn)一步熟悉QuartusII的VHDL文本設(shè)計(jì)流程、組合電路的設(shè)計(jì)仿真和測(cè)試。二、實(shí)驗(yàn)內(nèi)容實(shí)驗(yàn)內(nèi)容一：根據(jù)以下流程，利用QuartusII完成四選一多路選擇器的文本編輯輸入和仿真測(cè)試等步驟，給出仿真波形。實(shí)驗(yàn)內(nèi)容二：在試驗(yàn)系統(tǒng)上硬件測(cè)試，驗(yàn)證此設(shè)計(jì)的功能。對(duì)于引腳鎖定以及硬件下載測(cè)試。輸出信號(hào)接蜂鳴器。最后進(jìn)行編譯、下載和硬件測(cè)試實(shí)驗(yàn)(通過選擇鍵1、鍵2,控制S0,S1,可使蜂鳴器輸出不同音調(diào))。實(shí)驗(yàn)內(nèi)容三：對(duì)VHDL不同描述方式的四選一多路選擇器進(jìn)行硬件實(shí)驗(yàn)，比較他們的特性。三、程序設(shè)計(jì)LIBRARYIEEE;USEIEEE.STD_LOGIC

2、_1164.ALL;ENTITYmux41aISPORT(a,b,c,d,s0,s1:INSTD_LOGIC;輸入信號(hào)y:OUTSTD_LOGIC);輸出信號(hào)ENDENTITYmux41a;ARCHITECTUREoneOFmux41aISSIGNALS:STD_LOGIC_VECTOR(1DOWNTO0);BEGINSyyyyNULL;-其它情況為空值ENDCASE;-CASE旬結(jié)束ENDPROCESS;-PROCESS程語句結(jié)束ENDARCHITECTUREone;四、程序分析程序分析：四選一多路選擇器設(shè)計(jì)時(shí)，定義輸入S為標(biāo)準(zhǔn)以內(nèi)漏記為STD_LOGIC,輸出的信號(hào)y的數(shù)據(jù)類型定義為2位標(biāo)準(zhǔn)邏輯矢量位STD_LOGIC_VECTOR(1DOWNTO0).使用LIBRATY語句和USE語句，來打開IEEE庫的程序包STD_LOGIC_1164.ALL。當(dāng)輸入信號(hào)時(shí)，程序按照輸入的指令來選擇輸出，例如輸入信號(hào)為“00”時(shí)，將a的值給y,進(jìn)而輸出y的值，輸入信號(hào)為“11”是，將a的值給y,進(jìn)而輸出y的值。若輸入信號(hào)是已經(jīng)定義的四個(gè)信號(hào)之外的值時(shí)(即當(dāng)IF條件語句不滿足時(shí))，輸出值為x,并將x的值給輸出信號(hào)zo這樣即可實(shí)現(xiàn)四選一數(shù)據(jù)選擇的功能。五、波形仿真Simul&tianmodfr：FMeLion疝分析：從上圖時(shí)序仿真可以看出:s1s2=“00”時(shí)，輸出Y=a；s1s