MPSK調(diào)制解調(diào)

1、多進(jìn)制數(shù)字相位調(diào)制MPSK1前言：VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語(yǔ)句外，VHDL的語(yǔ)言形式和描述風(fēng)格與句法是十分類(lèi)似于一般的計(jì)算機(jī)高級(jí)語(yǔ)言。VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱(chēng)設(shè)計(jì)實(shí)體可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)分成外部或稱(chēng)可是局部,及端口和內(nèi)部或稱(chēng)不可視局部，既涉及實(shí)體的內(nèi)部功能和算法完成局部。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開(kāi)發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外局部的概念是VHDL系統(tǒng)設(shè)計(jì)的根本點(diǎn)。2設(shè)計(jì)主題2.1設(shè)計(jì)目的（1） .掌握MPSK的設(shè)計(jì)原理（2） .掌握MPSK的VH

2、DL設(shè)計(jì)2.2 MPSK的設(shè)計(jì)原理多進(jìn)制數(shù)字相位調(diào)制也稱(chēng)多元調(diào)相或多相制。它利用具有多個(gè)相位狀態(tài)的正弦波來(lái)代表多組二進(jìn)制信息碼元，即用載波的一個(gè)相位對(duì)應(yīng)于一組二進(jìn)制信息碼元。如果載波有2k個(gè)相位，它可以代表 k位二進(jìn)制碼元的不同碼組。多進(jìn)制相移鍵控也分為多進(jìn)制絕對(duì)相移鍵控和多進(jìn)制相對(duì)差分相移鍵控。下面以四相相位調(diào)制為例進(jìn)行討論。四相調(diào)相信號(hào)是一種四狀態(tài)符號(hào)，即符號(hào)有00、01、10、11四種狀態(tài)。所以，對(duì)于輸入的二進(jìn)制序列，首先必須分組，每?jī)晌淮a元一組。然后根據(jù)組合情況，用載波的四種相位表征它們。這種由兩個(gè)碼元構(gòu)成一種狀態(tài)的符號(hào)碼元稱(chēng)為雙比特碼元。同理，k位二進(jìn)制碼構(gòu)成一種狀態(tài)符號(hào)的碼元那么稱(chēng)

3、為k比特碼元、四相PSK4PSK信號(hào)實(shí)際是兩路正交雙邊帶信號(hào)。串行輸入的二進(jìn)制碼，兩位分成一組。假設(shè)前一位用A表示，后一位用B表示，經(jīng)串/并變換后變成寬度加倍的并行碼A、B碼元在時(shí)間上是對(duì)齊的。再分別進(jìn)行極性變換，把單極性碼變成雙極性碼，然后與載波相乘，形成正交的雙邊帶信號(hào)，加法器輸出形成4PSK信號(hào)。顯然，此系統(tǒng)產(chǎn)生的是4系統(tǒng)PSK信號(hào)。如果產(chǎn)生2系統(tǒng)的PSK信號(hào)，只需把載波移相4后再加到乘法器上即可。 (系統(tǒng)信號(hào)的產(chǎn)生原理框圖 )因?yàn)?4 PSK信號(hào)是兩個(gè)正交的2 PSK信號(hào)的合成，所以可仿照 2 PSK信號(hào)的相平解調(diào)方法，用兩個(gè)正交的相干載波分別檢測(cè)A和B兩個(gè)分量，然后復(fù)原成串行二進(jìn)制數(shù)

4、字信號(hào)，即可完成4 PSK信號(hào)的解調(diào)。此法是一種正交相平解調(diào)法，又稱(chēng)極性比擬法，原理圖在下。 系統(tǒng)PSK信號(hào)解調(diào)原理框圖 根據(jù)4移相系統(tǒng)PSK信號(hào)的相位配置規(guī)定，抽樣判決器的判決準(zhǔn)那么表在下頁(yè)。當(dāng)判決器按極性判決時(shí)，假設(shè)正抽樣值判為1，負(fù)抽樣值判為0，那么可將調(diào)相信號(hào)解調(diào)為相應(yīng)的數(shù)字信號(hào)。解調(diào)出的A和B再經(jīng)并串變換，就可復(fù)原出原調(diào)制信號(hào)。假設(shè)解調(diào)2移相系統(tǒng)的PSK信號(hào)，需改變移相網(wǎng)絡(luò)及判決準(zhǔn)那么。 MPSK調(diào)制器方框圖注：電路符號(hào)圖中沒(méi)有包含模擬電路局部，輸出信號(hào)為數(shù)字信號(hào)。 基帶信號(hào)通過(guò)串/并轉(zhuǎn)換器xx得到2位并行信號(hào)yy；四選一開(kāi)關(guān) 根據(jù)yy的數(shù)據(jù)，選擇載波對(duì)應(yīng)的相位進(jìn)行輸出，即得調(diào)制信號(hào)

5、 y。 MPSK調(diào)制器建模符號(hào)圖-文件名：MPSK-功能：基于VHDL硬件描述語(yǔ)言，對(duì)基帶信號(hào)進(jìn)行MPSK調(diào)制這里 -M=4-說(shuō)明：調(diào)制信號(hào)說(shuō)明如下表所示。MPSK調(diào)制VHDL程序仿真圖3 總結(jié)通過(guò)這次設(shè)計(jì)，讓我學(xué)到了很多知識(shí)，也獲得很多體會(huì)，這是自己將平日學(xué)的理論知識(shí)應(yīng)用到實(shí)際操作中的一次很好的實(shí)踐。同時(shí)，也是通過(guò)自己不斷學(xué)習(xí)和努力，才明白：實(shí)際操作和設(shè)計(jì)，并不是像學(xué)習(xí)理論知識(shí)那么簡(jiǎn)單，會(huì)理論不等于就會(huì)應(yīng)用，很多都是經(jīng)驗(yàn)的東西，需要在自己的努力設(shè)計(jì)中才能慢慢體會(huì)到，設(shè)計(jì)多了，才會(huì)經(jīng)驗(yàn)中找到設(shè)計(jì)自如的感覺(jué)。 參考文獻(xiàn)1鄔春明 ?通信原理實(shí)驗(yàn)與課程設(shè)計(jì)?.北京大學(xué)出版社.2021；2趙全利著?E

6、AD技術(shù)及應(yīng)用?.機(jī)械工業(yè)出版社.2021；3全國(guó)大學(xué)生電子設(shè)計(jì)組委會(huì)著?電子系統(tǒng)設(shè)計(jì)實(shí)踐?.2005；4林明權(quán)著?VHDL數(shù)字控制系統(tǒng)設(shè)計(jì)范例?. 電子工業(yè)出版社.調(diào)制程序： library ieee;use ieee.std_logic_arith.all;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all; entity MPSK isport(clk :in std_logic; -系統(tǒng)時(shí)鐘 start :in std_logic; -開(kāi)始調(diào)制信號(hào) x :in std_logic; -基帶信號(hào) y :out

7、std_logic); -調(diào)制信號(hào)end MPSK;architecture behav of MPSK issignal q:integer range 0 to 7; -計(jì)數(shù)器signal xx:std_logic_vector(1 downto 0);-中間存放器signal yy:std_logic_vector(1 downto 0);-2位并行碼存放器signal f:std_logic_vector(3 downto 0); -載波fbeginprocess(clk)-通過(guò)對(duì)clk分頻，得到4種相位；并完成基帶信號(hào)的串并轉(zhuǎn)換beginif clk'event and cl

8、k='1' then if start='0' then q<=0; elsif q=0 then q<=1;f(3)<='1' f(1)<='0' xx(1)<=x;yy<=xx; elsif q=2 then q<=3;f(2)<='0' f(0)<='1' elsif q=4 then q<=5;f(3)<='0' f(1)<='1' xx(0)<=x; elsif q=6 then

9、q<=7;f(2)<='1' f(0)<='0' else q<=q+1; end if;end if;end process;y<=f(0) when yy="11" else f(1) when yy="10" else f(2) when yy="01" else f(3); -根據(jù)yy存放器數(shù)據(jù)，輸出對(duì)應(yīng)的載波end behav;解調(diào)程序：library ieee;use ieee.std_logic_arith.all;use ieee.std_logic_116

10、4.all;use ieee.std_logic_unsigned.all;entity MPSK2 isport(clk :in std_logic; -系統(tǒng)時(shí)鐘 start :in std_logic; -同步信號(hào) x :in std_logic; -調(diào)制信號(hào) y :out std_logic); -基帶信號(hào)end MPSK2;architecture behav of MPSK2 issignal q:integer range 0 to 7; -計(jì)數(shù)器signal xx:std_logic_vector(2 downto 0); -加法器signal yyy:std_logic_vec

11、tor(1 downto 0);-2位并行基代信號(hào)存放器signal yy:std_logic_vector(2 downto 0); -存放xx數(shù)據(jù)beginprocess(clk)beginif clk'event and clk='1' then if start='0' then q<=0; elsif q=0 then q<=1;yy<=xx; y<=yyy(0); -把加法計(jì)數(shù)器的數(shù)據(jù)送入yy存放器 if x='0' then xx<="001" -調(diào)制信號(hào)x為低電平時(shí)，送入加

12、法器的數(shù)據(jù)“001 else xx<="000" end if; elsif q=2 then q<=3; if x='0' then xx<=xx+"001" -調(diào)制信號(hào)x為低電平時(shí)，送入加法器的數(shù)據(jù)“001 end if; elsif q=4 then q<=5; y<=yyy(1); if x='0' then xx<=xx+"010" -調(diào)制信號(hào)x為低電平時(shí)，送入加法器的數(shù)據(jù)“010 end if; elsif q=6 then q<=7; if x=&

13、#39;0' then xx<=xx+"011" -調(diào)制信號(hào)x為低電平時(shí)，送入加法器的數(shù)據(jù)“011 end if; else q<=q+1; end if;end if;end process;process(yy) -此進(jìn)程根據(jù)yy存放器里的數(shù)據(jù)進(jìn)行譯碼beginif clk='1' and clk'event then if yy="101" then yyy<="00" -yy存放器“101對(duì)應(yīng)基帶碼“00 elsif yy="011" then yyy<="01" -yy存放器“011對(duì)應(yīng)基帶碼“01 e