vhdl基礎(chǔ)復(fù)習(xí)題

1、、名詞解釋1. VHDL（VeryhighspeedintergatedcircuitHardwareDescriptionLanguage）:非常高速集成電路的硬件描述語言。2. 實(shí)體說明：用來描述電路器件的外部情況及各信號(hào)端口的基本性質(zhì)。3. 結(jié)構(gòu)體:通過若干并行語句來描述設(shè)計(jì)實(shí)體的邏輯功能（行為描述）或內(nèi)部電路結(jié)構(gòu)（結(jié)構(gòu)描述），從而建立設(shè)計(jì)實(shí)體輸出與輸入之間的關(guān)系。4. 類屬表:用來確定設(shè)計(jì)實(shí)體中定義的局部常數(shù)，用以將信息參數(shù)傳遞到實(shí)體，用類屬表指明器件的一些特征。最常用的是上升沿和下降沿之類的延遲時(shí)間，負(fù)載電容、驅(qū)動(dòng)能力和功耗等。5. 數(shù)據(jù)對(duì)象:數(shù)據(jù)對(duì)象是數(shù)據(jù)類型的載體，共有三種形式的

2、對(duì)象：Constant（常量）、Variable（變量）、Signal（信號(hào)）。6. 并行語句:并行語句有五種類型，可以把它們看成結(jié)構(gòu)體的五種子結(jié)構(gòu)。這五種語句結(jié)構(gòu)本身是并行語句，但內(nèi)部可能含有并行運(yùn)行的邏輯描述語句或順序運(yùn)行的邏輯描述語句，如進(jìn)程內(nèi)部包含的即為順序語句。五種語句結(jié)構(gòu)分別為塊語句、進(jìn)程語句、信號(hào)賦值語句、子程序調(diào)用語句和元件例化語句。7. 程序包:程序包可定義一些公用的子程序、常量以及自定義數(shù)據(jù)類型等。各種VHD閭譯系統(tǒng)都含有多個(gè)標(biāo)準(zhǔn)程序包，如Std-Logic-1164和Standard程序包。用戶也可已自行設(shè)計(jì)程序包。程序包由兩個(gè)獨(dú)立的單元組成：程序包聲明單元和程序包體單元

3、構(gòu)成。二、寫出下列縮寫的中文（或者英文）含義1. ASIC專用集成電路2. FPGA現(xiàn)場(chǎng)可編程門陣列3. IP知識(shí)產(chǎn)權(quán)核（軟件包）4. JTAG聯(lián)合測(cè)試行動(dòng)小組5. VHDL超高速集成電路硬件描述語言6. FPGA現(xiàn)場(chǎng)可編程門陣列7. RTL寄存器傳輸級(jí)8. SOPC可編程片上系統(tǒng)EAB嵌入式陣列塊HDL硬件描述語言9.LPM參數(shù)可定制宏模塊庫10. RTL寄存器傳輸級(jí)11. UART串口(通用異步收發(fā)器)12. ISP在系統(tǒng)編程13. IEEE電子電氣工程師協(xié)會(huì)14. ASIC專用集成電路15. LAB邏輯陣列塊16. IP核：是指完成某種功能的設(shè)計(jì)模塊。17. FPGA:現(xiàn)場(chǎng)可編程門陣列。

4、18. SOC:系統(tǒng)芯片，是指把一個(gè)完整的系統(tǒng)集成在一個(gè)芯片上。19 .HDL:硬件描述語言，是一種用文本形式來描述和設(shè)計(jì)電路的語言。20 .綜合：指的是將較高層次的設(shè)計(jì)描述自動(dòng)轉(zhuǎn)化為較低層次描述的過程。能夠?qū)⒃韴D或HDL語言表達(dá)成描述的電路功能轉(zhuǎn)化為具體結(jié)構(gòu)網(wǎng)表的工具。21 .適配：將由綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標(biāo)器件中，并產(chǎn)生最終的可下載文件。22 .仿真：對(duì)所設(shè)計(jì)電路的功能的驗(yàn)證。23 .編程：把適配后生成的編程文件裝入到PLD器件中的過程。24 .參數(shù)化模塊庫：參數(shù)化模塊庫中是一些經(jīng)過驗(yàn)證的功能模塊，用戶可以根據(jù)自己的需要設(shè)定模塊的端口和參數(shù)，即可完成模塊的定制。25 .PL

5、D：可編程邏輯器件(ProgrammableLogicDevice)26 .PLA：可編程邏輯陣列(ProgrammableLogicArray)27 .PAL：可編程陣列邏輯(ProgrammableArrayLogic)28 .GAL：通用陣列邏輯(GenericArrayLogic)29 .CPLD：復(fù)雜可編程邏輯器(ComplexProgrammableLogicDevice)30 .ASIC:專用集成電路(ApplicationSpecificIntegratedCircuit)31 .ISP:在系統(tǒng)編程(In-SystemProgrammable三、填空題1. CPLD的基本結(jié)構(gòu)看

6、成由可編程邏輯宏單元、可編程I/O捽制模塊和可編程內(nèi)部連線第三部分組成。2. FPGA由可編程邏輯塊(CLB)、可編程百由單元(I/O)和可編程百連三種可編程電路和一個(gè)SRAM結(jié)構(gòu)的配置存儲(chǔ)單元組成。3. CPLD是基于乘積項(xiàng)的可編程結(jié)構(gòu)、即由可編程的與陣列和固定的或陣列來完成功能。而FPGA采用查找表LUT結(jié)構(gòu)的可編程結(jié)構(gòu)。4. 硬件描述語言（HDL）是EDA技術(shù)的重要組成部分，是電子系統(tǒng)硬件行為描述、結(jié)構(gòu)描述、數(shù)據(jù)流描述的語言。它的種類很多，如VHDL、VerilogHDL、AHDL。5. VHDL的基本描述語句包括一系列順序語句和并行語句兩大基本描述語句。6. VHDL的庫分為兩類：設(shè)計(jì)

7、庫和資源庫。7. 利用EDA技術(shù)進(jìn)行電路設(shè)計(jì)時(shí)設(shè)計(jì)輸入有多種方式，如：波形輸入方式、原理圖輸入方式、文本輸入方式。8. VHDL實(shí)體部分的端口模式用來說明信號(hào)的流動(dòng)方向，共有四種類型：IN、OUT、BUFFER、INOUT。9. 結(jié)構(gòu)體的結(jié)構(gòu)化描述主要描述電路的組成，即元件之間的互連。主要用元件例化語句和生成語句來實(shí)現(xiàn)。10. VHDL語言的操作符有四種，即邏輯運(yùn)算符、關(guān)系運(yùn)算符、算術(shù)運(yùn)算符、及置運(yùn)算符。11、EDA即電子設(shè)計(jì)自動(dòng)化。12、CPLD和FPGA統(tǒng)稱為高密度可編程邏輯器件13、可編程邏輯器件的設(shè)計(jì)過程可以分為四個(gè)步驟_設(shè)計(jì)輸入_,_設(shè)計(jì)實(shí)現(xiàn),設(shè)計(jì)校驗(yàn)，下載編程14、目前應(yīng)用最廣泛的

8、HDL（硬件描述語言）有VHDL_,_Verilog-HDL15、構(gòu)成一個(gè)完整的VHDL語言程序的五個(gè)基本結(jié)構(gòu)是實(shí)體,結(jié)構(gòu)體,庫,程序包,配置_。VHDL勺實(shí)體說明部分（ENTITY主要功能是描述電路的外部接口16、VHDL中有三種基本的數(shù)據(jù)對(duì)象，分別是常量、信號(hào)、變量。在VHD印句中，“-”符號(hào)表示注釋17、在VHDL中，把“DATA定義為信號(hào)，數(shù)據(jù)類型為整數(shù)的語句在VHDL中，語句CLKEVENTANDCLK=1表示信號(hào)CLK的上升沿10、VHDLS序文件的擴(kuò)展名是VHD18.將硬件描述語吉轉(zhuǎn)化為硬件電路的重要工具軟件稱為HDL綜合器。19 .EDA的設(shè)計(jì)輸入主要包括文本輸入方式、圖形輸入

9、和波形輸入方式。20 .文本輸入是指采用硬件描述語言進(jìn)行電路設(shè)計(jì)的方式。21 .功能仿真是在設(shè)計(jì)輸入完成之后，選擇具體器件進(jìn)行編譯之前進(jìn)行的邏輯功能驗(yàn)證，因此又稱為前仿真。22 .時(shí)序仿真是在選擇了具體器件并完成布局、布線之后進(jìn)行的時(shí)序關(guān)系仿真，因此又稱為后仿真或延時(shí)仿真。23.硬件描述語言HDL給PLD和數(shù)字系統(tǒng)的設(shè)計(jì)帶來了更新的設(shè)計(jì)方法和理念，產(chǎn)生了目前最常用的并稱之為自頂向下（Top-Down）的設(shè)計(jì)法。24. EDA設(shè)計(jì)流程包括設(shè)計(jì)準(zhǔn)備、設(shè)計(jì)輸入、設(shè)計(jì)處理和器件編程四個(gè)步驟。25. EDA的設(shè)計(jì)驗(yàn)證包括功能仿真、時(shí)序仿真和器件測(cè)試三個(gè)過程。26. EDA工具大致可以分為設(shè)計(jì)輸入編輯器、

10、仿真器、HDL綜合器、適配器（或布局布線器）和下載器等五個(gè)模塊。27、VHDL的實(shí)體由實(shí)體聲明部分和結(jié)構(gòu)體組成。28、VHDL的實(shí)體聲明部分指定了設(shè)計(jì)單元的輸入/輸出端口或引腳,它是設(shè)計(jì)實(shí)體對(duì)外一個(gè)通信界面，是外界可以看到的部分。29、VHDL的結(jié)構(gòu)體用來描述設(shè)計(jì)實(shí)體的邏輯結(jié)構(gòu)和邏輯功能,它由VHDL語句構(gòu)成，是外界看不到的部分。30、在VHDL的端口聲明語句中，端口方向包括IN（輸入）、OUT（輸出）、INOUT（雙向）和BUFFER（具有讀功能的輸出）。31、VHDL的變量（VARIABLE）是一個(gè)局部量,它只能在進(jìn)程、函數(shù)和過程中聲明和使用。32、VHDL的信號(hào)（SIGNAL）是一種數(shù)值

11、容器，不僅可以容納當(dāng)前侑、也可以保持歷史值。33、在VHDL中，標(biāo)準(zhǔn)邏輯位數(shù)據(jù)有九邏輯值。34、VHDL的順序語句只能出現(xiàn)在講程、過程和函數(shù)中，是按程序書寫的順序自上而下、一條一條地執(zhí)行。35、VHDL并行語句在結(jié)構(gòu)體中的執(zhí)行是并行運(yùn)行的、具執(zhí)行方式與語句書寫的順序無關(guān)。36、在VHDL的各種并行語句之間，可以有信號(hào)來交換信息。37、VHDL的PROCESS（進(jìn)程）語句是由順序語句組成的.但其本身卻是并行語句。38、VHDL的并行信號(hào)賦值語句的賦值目標(biāo)必須都是信號(hào)1。39、VHDL的子程序有過程和函數(shù)兩種類型。40、VHDL的過程分為過程首和過程體兩部分，調(diào)用前需要將它們裝入程序包141、VH

12、DL的函數(shù)分為函數(shù)首和函數(shù)體兩部分.調(diào)用前需要將它們裝入程序包中。42、元件例化是將預(yù)先設(shè)計(jì)好的設(shè)計(jì)實(shí)體作為一個(gè)元件，連接到當(dāng)前設(shè)計(jì)實(shí)體中一個(gè)指定的端口。43、程序包是用VHDL語言編寫的，其源程序也需要以.VHD文件類型保存。44、VHDL的源文件是用EDA工具的文本編輯方式輸入的，因此稱為文本輸入設(shè)計(jì)法45、數(shù)字系統(tǒng)中常用的LSI（大規(guī)模集成電路）可分為非用戶.定制電路（又稱為通用集成電路）、全用戶定制電路（又稱為專用集成電路和半用戶定制電路三種類型。46、可編程邏輯器件PLD屬于半用戶定制電路。47、利用EDA工具，設(shè)計(jì)者只需用硬件描述語言來完成對(duì)系統(tǒng)功能的描述,然后由計(jì)算機(jī)軟件自動(dòng)完成

13、設(shè)計(jì)處理，得到PLD設(shè)計(jì)結(jié)果。48、 基于EDA技術(shù)的設(shè)計(jì)中，通常有兩種設(shè)計(jì)思路，一種是自頂向下的設(shè)計(jì)思路，一種是自底向上的設(shè)計(jì)思路。49、 IP核分為硬核、固核和軟核三種類型。50、 數(shù)字器件經(jīng)歷了從SSIMSILSI到VLSI,直到現(xiàn)在的SOC51、數(shù)字系統(tǒng)的實(shí)現(xiàn)主要可選擇兩類器件，一類是可編程邏輯器件（PLD）,另一類是專用集成電路（ASIC）。52、 基于FPGA/CPLD器件的數(shù)字系統(tǒng)設(shè)計(jì)主耍包括設(shè)計(jì)輸入、綜合FPGA/CPLD器件適配、仿真和編程下載等步驟。53、 設(shè)計(jì)輸入有多種表達(dá)方式，最常用的是原理圖方式和HDL文本方式兩種。54、原理圖設(shè)計(jì)應(yīng)輸入源文件、然后創(chuàng)建工程、對(duì)設(shè)計(jì)進(jìn)

14、行編譯，之后進(jìn)行波形仿真。55、在QuartusII創(chuàng)建工程要設(shè)定有關(guān)內(nèi)容如工程名、目標(biāo)器件、選用的綜合器和仿真器等。56、在QuartusII中進(jìn)行波形仿真需進(jìn)行如下步驟：打開波形編輯器、輸入信號(hào)節(jié)點(diǎn)、編輯輸入信號(hào)波形、仿真器參數(shù)設(shè)置和觀察仿真結(jié)果。57、SPLD（簡(jiǎn)單的可編程邏輯器件）包括PROM、PLA、PAL和GAL四類器件。58、HDPLD（高密度可編程邏輯器件）主要包括CPLD和FPGA兩類器件。59、PLD器件按照可以編程的次數(shù)可以分為一次性編程器件和可多次編程器件兩類。四、選擇題1、LIBRARYA;USEIEEE.STD_LOGIC_1164.ALL;A.IEEEB.STD2

15、、ENTITYcounterISPORT（Clk:INSTD_LOGIC;Q:BUFFERSTD_LOGIC_VECTOR（2DOWNTO0）;ENDB;A.counter23B.counterC.work3、ENTITYcounterISPORT（Clk:INSTD_LOGIC;Q:BUFFERSTD_LOGIC_VECTOR(2DOWNTO0);ARCHITECTUREaOF_BISA.counter23B.counterC.work4、 ARCHITECTUREaOFmux4ISBEGINEND_A_；A.aB.bC.c5、 LIBRARYIEEE;A.ALL;A.STD_LOGIC_1

16、164B.IEEE_LOGIC_1164C.WORK_LOGIC_11646、下列是一個(gè)四選一的數(shù)據(jù)選擇器的實(shí)體，S，A，B，C，D是輸入端，Y是輸出端ENTITYmulti_4vISPORT(S:_ASTD_LOGIC_VECTOR(1DOWNTO0);A,B,C,D:_A_STD_LOGIC;Y:_BSTD_LOGIC);ENDmulti_4v;A.INB.OUTC.BUFFER7、下面是一個(gè)計(jì)數(shù)器的實(shí)體，clk是輸入端，q是輸出端ENTITYcountclrISPORT(clk:_ASTD_LOGIC;q:CSTD_LOGIC_VECTOR(7DOWNTO0);ENDcountclr;A

17、RCHITECTUREoneOFcountclrISBEGINA.INB.OUTC.BUFFER8、 ARCHITECTUREoneOFmulti_4vIS_BENDone;A.INB.BEGINC.END9、 PROCESS(clk)VARIABLEqtmp:STD_LOGIC_VECTOR(7DOWNTO0);_CIFclkeventANDclk=1THENENDPROCESS;A.INB.ENDC.BEGIN10、 CASEDISWHEN0_AS_C0000001;-0A.=B.=C.=11、 IFclr=0THENqtmp:=00000000;ELSEqtmp:=qtmp+1;B;A.

18、ENDPROCESSB.ENDIFC.BEGIN12、 IFj=0ANDk=0THENNULL;_Cj=0ANDk=1THENqtmpB.=C.:=14、 PROCESS(clk)_Bqtmp:STD_LOGIC_VECTOR(7DOWNTO0);BEGINIFclkeventANDclk=1THENIFclr=0THENqtmp=00000000;A.VARIABLEC.BEGIN15、下面是循環(huán)移位寄存器的部分程序dout(4DOWNTO1)=dout(3DOWNTO0);_C=dout(4);A.dout(1)B.dout(3)C.dout(0)16、進(jìn)程(process語句是BA.順序

19、語句B.并行語句C.其它17、IF語句是AA.順序語句B.并行語句C.其它17、將設(shè)計(jì)的系統(tǒng)或電路按照EDA開發(fā)軟件要求的某種形式表示出來，并送入計(jì)算機(jī)的過程稱為(A)。A.設(shè)計(jì)輸入B.設(shè)計(jì)輸出C.仿真D.綜合18、包括設(shè)計(jì)編譯和檢查、邏輯優(yōu)化和綜合、適配和分割、布局和布線，生成編程數(shù)據(jù)文件等操作的過程稱為(B)。19、在設(shè)計(jì)輸入完成之后，應(yīng)立即對(duì)設(shè)計(jì)文件進(jìn)行(B)。20、 在設(shè)計(jì)處理過程中，可產(chǎn)生供器件編程使用的數(shù)據(jù)文件，對(duì)于CPLD來說是產(chǎn)生(A)文件。A.熔絲圖B.位流數(shù)據(jù)C.圖形D.仿真21、 在設(shè)計(jì)處理過程中文件可產(chǎn)生供器件編程使用的數(shù)據(jù)文件，對(duì)于FPGA來說是生成(B)文件。A.熔

20、絲圖B.位流數(shù)據(jù)C.圖形D.仿真22、在EDA工具中，能將硬件描述語言轉(zhuǎn)化為硬件電路的重要工具軟件稱為（B）。23、在EDA上具中，能完成在目標(biāo)系統(tǒng)器件上布局布線軟件稱為（C）。24、一個(gè)能為VHDL綜合器接受，并能作為一個(gè)獨(dú)立的設(shè)計(jì)單元的完整VHDL程序稱為（C）。A.設(shè)計(jì)輸入B.設(shè)計(jì)輸出C.設(shè)計(jì)實(shí)體D.設(shè)計(jì)結(jié)構(gòu)25、 VHDL的設(shè)計(jì)實(shí)體可以被高層次的系統(tǒng)（D），成為系統(tǒng)的一部分。A.輸入B.輸出C.仿真D.調(diào)用26、 VHDL常用的庫是（A）標(biāo)準(zhǔn)庫。A.IEEETDC.WORKD.PACKAGE27、在VHDL的端口聲明語句中，用（A）聲明端口為輸入方向。A.INC.INOUTR28、在V

21、HDL的端口聲明語句中，用（B）聲明端口為輸出方向。A.INC.INOUTR29、在VHDL的端口聲明語句中，用（C）聲明端口為雙向方向。A.INC.INOUTR30、在VHDL中，16#FE#屬于（B）文字。31、在VHDL標(biāo)識(shí)符命名規(guī)則中，以（A）開頭的標(biāo)識(shí)符是正確的。32、在VHDL中，（D）的數(shù)據(jù)傳輸是立即發(fā)生的，不存在任何延時(shí)的行為。33、在VHDL中，（A）的數(shù)據(jù)傳輸不是立即發(fā)生的，目標(biāo)信號(hào)的賦值是需要一定延時(shí)時(shí)間。34、在VHDL中，為目標(biāo)變量的賦值符號(hào)是（C）。A.=：B.=C.:=D.=35、在VHDL中，為目標(biāo)信號(hào)的賦值符號(hào)是（D）。A.=：B.=C.:=D.”不是操作符，

22、它只相當(dāng)于（B）的作用。42、在VHDL的FOR-LOOP語句中的循環(huán)變量是一個(gè)臨時(shí)變量，屬于LOOP語句的局部變量，（B）事先聲明。A.必須43、在VHDL中，含WAIT語句的進(jìn)程PROCESS的括弧中（B）再加敏感信號(hào)，否則是非法的。A.可以44、在VHDL的并行語句之間，可以用（C）來傳送往來信息。A.變量45、在VHDL中，PROCESS結(jié)構(gòu)是由（A）語句組成的。A.順序46、VHDL的塊語句是并行語句結(jié)構(gòu)，它的內(nèi)部是由（C）語句構(gòu)成的。A.順序和并行47、在VHDL中，條件信號(hào)賦值語句WHENELSE屬于（C）語句。A.順序兼并行48、在元件例化（COMPONENT）語句中，有（D）

23、符號(hào)實(shí)現(xiàn)名稱映射，將例化元件端口聲明語句中的信號(hào)名與PORTMAP（）中的信號(hào)名關(guān)聯(lián)起來。A.=B.:=C.49、 VHDL的WORK庫是用戶設(shè)計(jì)的現(xiàn)行工作庫，用于存放（A）的工程項(xiàng)目。A.用戶自己設(shè)計(jì)50、 在VHD印言中，下列對(duì)進(jìn)程（PROCESSi句的語句結(jié)構(gòu)及語法規(guī)則的描述中，不正確的是：DA.PROCESS一無限循環(huán)語句B.敏感信號(hào)發(fā)生更新時(shí)啟動(dòng)進(jìn)程，執(zhí)行完成后，等待下一次進(jìn)程啟動(dòng)C.當(dāng)前進(jìn)程中聲明的變量不可用于其他進(jìn)程D.進(jìn)程由說明語句部分、并行語句部分和敏感信號(hào)參數(shù)表三部分組成51、 下面對(duì)利用原理圖輸入設(shè)計(jì)方法進(jìn)行數(shù)字電路系統(tǒng)設(shè)計(jì)，哪一種說法是正確的：BA原理圖輸入設(shè)計(jì)方法直觀

24、便捷，很適合完成較大規(guī)模的電路系統(tǒng)設(shè)計(jì)B.原理圖輸入設(shè)計(jì)方法一般是一種自底向上的設(shè)計(jì)方法C.原理圖輸入設(shè)計(jì)方法無法對(duì)電路進(jìn)行功能描述D.原理圖輸入設(shè)計(jì)方法不適合進(jìn)行層次化設(shè)計(jì)52、對(duì)于信號(hào)和變量的說法，哪一個(gè)是不正確的：AA.信號(hào)用于作為進(jìn)程中局部數(shù)據(jù)存儲(chǔ)單元B.變量的賦值是立即完成的C.信號(hào)在整個(gè)結(jié)構(gòu)體內(nèi)的任何地方都能適用D.變量和信號(hào)的賦值符號(hào)不一樣53、VHDLS言共支持四種常用庫，其中哪種庫是用戶的VHD段計(jì)現(xiàn)行工作庫：DA. IEEE庫B. VITAL庫C. STD庫D. WORK作庫54、下列語句中，不屬于并行語句的是：BA.進(jìn)程語句B.CASES旬C.元件例化語句D.WHENEL

25、SE語句55、IP核在EDAg術(shù)和開發(fā)中具有十分重要的地位；提供用VHD由硬件描述語言描述的功能塊，但不涉及實(shí)現(xiàn)該功能塊的具體電路的IP核為。A56、綜合是EDA設(shè)計(jì)流程的關(guān)鍵步驟，在下面對(duì)綜合的描述中，是錯(cuò)誤的。Da）綜合就是把抽象設(shè)計(jì)層次中的一種表示轉(zhuǎn)化成另一種表示的過程；b）綜合就是將電路的高級(jí)語言轉(zhuǎn)化成低級(jí)的，可與FPGA/CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件；c）為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對(duì)綜合加以約束，稱為綜合約束；d）綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過程，并且這種映射關(guān)系是唯一的（即綜合結(jié)果是唯一的）。57、大規(guī)?？删幊唐骷饕蠪PG

26、A、CPLD兩類，下列對(duì)FPGA結(jié)構(gòu)與工作原理的描述中，正確的是Coa） FPGA是基于乘積項(xiàng)結(jié)構(gòu)的可編程邏輯器件；b） FPGA是全稱為復(fù)雜可編程邏輯器件；c）基于SRAM勺FPGAS件，在每次上電后必須進(jìn)行一次配置；d)在Altera公司生產(chǎn)的器件中，MAX7000C歹1屬FPGA結(jié)構(gòu)。58、進(jìn)程中的變量賦值語句，其變量更新是。Aa) 立即完成；b) 按順序完成；c) 在進(jìn)程的最后完成；都不對(duì)。59、VHDL語言是一種結(jié)構(gòu)化設(shè)計(jì)語言；一個(gè)設(shè)計(jì)實(shí)體(電路模塊)包括實(shí)體與結(jié)構(gòu)體兩部分，結(jié)構(gòu)體描述。Da) 器件外部特性；b) 器件的綜合約束；c) 器件外部特性與內(nèi)部功能；d) 器件的內(nèi)部功能。6

27、0、不完整的IF語句，其綜合結(jié)果可實(shí)現(xiàn)。AA.時(shí)序邏輯電路B.組合邏輯電路C.雙向電路D.三態(tài)控制電路61、下列EDA軟件中，哪一個(gè)不具有邏輯綜合功能：。BA. Max+PlusIIB. ModelSimC. QuartusIISynplify62、進(jìn)程中的信號(hào)賦值語句，其信號(hào)更新是_C。a) 按順序完成；b) 比變量更快完成；c) 在進(jìn)程的最后完成；都不對(duì)。五、簡(jiǎn)答題1、簡(jiǎn)述元件例化語句的作用，組成及格式。答：把已經(jīng)設(shè)計(jì)好的設(shè)計(jì)實(shí)體稱為一個(gè)元件或一個(gè)模塊，它可以被高層次的設(shè)計(jì)引用。引用時(shí)就會(huì)用到元件聲明和元件例化語句。二者缺一不可。1)元件聲明COMPONEN宙件實(shí)體名PORT(元件端口信息

28、)；ENDCOMPONE；NT2)元件例化例化名：元件名PORTMAP(端口列表)2、簡(jiǎn)述VHDL的程序結(jié)構(gòu)1） USE定義區(qū)2） PACKAGE義區(qū)3） ENTITY定義區(qū)4） ARCHITECTURE義區(qū)5） CONFIGURATION義區(qū)3、寫出ENTITY定義區(qū)的命令格式，并敘述它的作用是什么？答：格式：ENTITY實(shí)體名ISPORT（端口表）；ENDENTITY實(shí)體名；實(shí)體說明作用：用來描述電路器件的外部情況及各信號(hào)端口的基本性質(zhì)。4、寫出ARCHITECTURE義區(qū)的命令格式，并敘述它的作用是什么？答：格式：ARCHITECTURE結(jié)構(gòu)體名OF實(shí)體名IS說明語句；BEGIN并行語句

29、；ENDARCHITECTURE結(jié)構(gòu)體名;作用：通過若干并行語句來描述設(shè)計(jì)實(shí)體的邏輯功能（行為描述）或內(nèi)部電路結(jié)構(gòu)（結(jié)構(gòu)描述），從而建立設(shè)計(jì)實(shí)體輸出與輸入之間的關(guān)系。5、VHD*程序有什么作用？它有哪兩種方式？答：子程序（Subprogram作用：由一組順序語句組成，是為了在程序中重復(fù)使用而設(shè)立的。VHD葉的子程序包括過程（PROCEDURE口函數(shù)（FUNCTION等兩類6、簡(jiǎn)述CPLD的結(jié)構(gòu)。答：CPLD的基本結(jié)構(gòu)由可編程邏輯陣列（LAB）、可編程I/O控制模塊和可編程內(nèi)部連線（PIA）等三部分組成。1 .可編程邏輯陣列（LAB）可編程邏輯陣列又若干個(gè)可編程邏輯宏單元（LogicMacroC

30、ell,LMC）組成，LMC內(nèi)部主要包括與陣列、或陣列、可編程觸發(fā)器和多路選擇器等電路，能獨(dú)立地配置為時(shí)序或組合工作方式2,可編程I/O單元（IOC）CPLD的I/O單元（Input/OutputCell，IOC），是內(nèi)部信號(hào)到I/O引腳的接口部分。根據(jù)器件和功能的不同，各種器件的結(jié)構(gòu)也不相同。由于陣列型器件通常只有少數(shù)幾個(gè)專用輸入端，大部分端口均為I/O端，而且系統(tǒng)的輸入信號(hào)通常需要鎖存。因此I/O常作為一個(gè)獨(dú)立單元來處理。3可編程內(nèi)部連線（PIA）可編程內(nèi)部連線的作用是在各邏輯宏單元之間以及邏輯宏單元和I/O單元之間提供互連網(wǎng)絡(luò)。各邏輯宏單元通過可編程連線陣列接收來自輸入端的信號(hào)，并將宏單

31、元的信號(hào)送目的地。這種互連機(jī)制有很大的靈活性，它允許在不影響引腳分配的情況下改變內(nèi)部的設(shè)計(jì)。7、 PLD有那幾種編程技術(shù)?答：（1）熔絲（Fuse和反火絲（Anti-fuse）編程技術(shù)熔絲編程技術(shù)是用熔絲作為開關(guān)元件，這些開關(guān)元件平時(shí)（在未編程時(shí)）處于連通狀態(tài)，加電編程時(shí)，在不需要連接處將熔絲熔斷，保留在器件內(nèi)的熔絲模式?jīng)Q定相應(yīng)器件的邏輯功能。反熔絲編程技術(shù)也稱熔通編程技術(shù)，這類器件是用逆熔絲作為開關(guān)元件。這些開關(guān)元件在未編程時(shí)處于開路狀態(tài)，編程時(shí)，在需要連接處的逆熔絲開關(guān)元件兩端加上編程電壓，逆熔絲將由高阻抗變?yōu)榈妥杩?，?shí)現(xiàn)兩點(diǎn)間的連接，編程后器件內(nèi)的反熔絲模式?jīng)Q定了相應(yīng)器件的邏輯功能。（

32、2）浮柵型電可寫紫外線擦除編程技術(shù)浮柵管相當(dāng)于一個(gè)電子開關(guān)，加電寫入，電壓脈沖消除后，浮柵上的帶電粒子可以長(zhǎng)期保留；當(dāng)浮柵管受到紫外光照射時(shí)，擦除所記憶的信息，而為重新編程做好準(zhǔn)備。（ 3）浮柵型電可寫電擦除編程技（E2PROM）編程和擦除都是通過在漏極和控制柵極上加入一定幅度和極性的電脈沖來實(shí)現(xiàn)，可由用戶在“現(xiàn)場(chǎng)”用編程器來完成。（ 4）SRAM編程技術(shù)與浮柵型熔絲結(jié)構(gòu)基本相同。SRAM編程技術(shù)是在FPGA器件中采用的主要編程工藝之一。SRAM型的FPGA是易失性的，斷電后其內(nèi)部編程數(shù)據(jù)（構(gòu)造代碼）將丟失，需在外部配接ROM存放FPGA的編程數(shù)據(jù)。8、 什么是邊界掃描技術(shù)?其原理是什么?答：

33、邊界掃描測(cè)試技術(shù)（BoundaryScanTesting，BST），主要用于解決可編程邏輯器件芯片的測(cè)試問題。這種測(cè)試可在器件正常工作時(shí)捕獲功能數(shù)據(jù)。器件的邊界掃描單元能夠迫使邏輯追蹤引腳信號(hào)，或是從引腳或器件核心邏輯信號(hào)中捕獲數(shù)據(jù)。強(qiáng)行加入的測(cè)試數(shù)據(jù)串行地移入邊界掃描單元，捕獲的數(shù)據(jù)串行移出并在器件外部同預(yù)期的結(jié)果進(jìn)行比較。標(biāo)準(zhǔn)的邊界掃描測(cè)試只需要五根信號(hào)線，即TDI（測(cè)試數(shù)據(jù)輸入）、TDO（測(cè)試數(shù)據(jù)輸出）、TRST（測(cè)試復(fù)位輸入）TMS（測(cè)試模式選擇）和TCK（測(cè)試時(shí)鐘輸入），TRST能夠?qū)﹄娐钒迳纤兄С诌吔鐠呙璧男酒瑑?nèi)部邏輯和邊界管腳進(jìn)行測(cè)試。應(yīng)用邊界掃描技術(shù)能夠增強(qiáng)芯片、電路板甚至系

34、統(tǒng)的可測(cè)試性。9、 簡(jiǎn)述FPGA的結(jié)構(gòu)。答：FPGA由可編程邏輯塊（CLB）、輸入/輸出模塊（IOB）及可編程互連資源（PIR）等三種可編程電路和一個(gè)SRAM結(jié)構(gòu)的配置存儲(chǔ)單元組成。1可編程邏輯塊（CLB）CLB主要由邏輯函數(shù)發(fā)生器、觸發(fā)器、數(shù)據(jù)選擇器等電路組成。2輸入/輸出模塊（IOB）IOB主要由輸入觸發(fā)器、輸入緩沖器和輸出觸發(fā)/鎖存器、輸出緩沖器組成，每個(gè)IOB控制一個(gè)引腳，它們可被配置為輸入、輸出或雙向I/O功能。3可編程互連資源（PIR）PIR由許多金屬線段構(gòu)成，這些金屬線段帶有可編程開關(guān)，通過自動(dòng)布線實(shí)現(xiàn)各種電路的連接。實(shí)現(xiàn)FPGA內(nèi)部的CLB和CLB之間、CLB和IOB之間的連接

35、。10、 設(shè)計(jì)時(shí)怎樣選擇CPLD和FPGA器件?答：從以下幾個(gè)方面進(jìn)行選擇：1邏輯單元CPLD中的邏輯單元是大單元，通常其變量數(shù)約2028個(gè)。FPGA邏輯單元是小單元，其輸入變量數(shù)通常只有幾個(gè)，2內(nèi)部互連資源與連線結(jié)構(gòu)FPGA單元小、互連關(guān)系復(fù)雜，所以使用的互連方式較多。CPLD不采用分段互連方式，它使用的是集總總線。3編程工藝CPLD屬于只讀（ROM）型編程，可以反復(fù)編程，但它們一經(jīng)編程，片內(nèi)邏輯就被固定，如果數(shù)據(jù)改變就要進(jìn)行重新擦寫。FPGA芯片采用RAM型編程，功耗低，但掉電后信息不能保存，必須與存儲(chǔ)器聯(lián)用。每次上電時(shí)須先對(duì)芯片配置，然后方可使用。4規(guī)模邏輯電路在中小規(guī)模范圍內(nèi)，選用CP

36、LD價(jià)格較便宜，能直接用于系統(tǒng)。對(duì)于大規(guī)模的邏輯設(shè)計(jì),則多采用FPGA.5. FPGA和CPLD封裝形式的選擇FPGA和CPLD器件的封裝形式很多。同一型號(hào)的器件可以多種不同的封裝。11、 數(shù)字系統(tǒng)的設(shè)計(jì)有哪幾個(gè)步驟?答：數(shù)字系統(tǒng)設(shè)計(jì)過程可分為以下幾個(gè)設(shè)計(jì)步驟：系統(tǒng)設(shè)計(jì)、芯片設(shè)計(jì)、電路設(shè)計(jì)、PCB設(shè)計(jì)、結(jié)構(gòu)設(shè)計(jì)及電路調(diào)試和系統(tǒng)調(diào)試。（1）系統(tǒng)設(shè)計(jì)系統(tǒng)設(shè)計(jì)是數(shù)字系統(tǒng)設(shè)計(jì)的最高層次。系統(tǒng)設(shè)計(jì)主要任務(wù)是將設(shè)計(jì)要求轉(zhuǎn)換為明確的、可實(shí)現(xiàn)的功能和技術(shù)指標(biāo)，確定可行的技術(shù)方案，且在系統(tǒng)一級(jí)（頂層）進(jìn)行功能和技術(shù)指標(biāo)的描述。這類描述一般通過文字來表示就可以，不會(huì)用VHDL來描述。（2）電路設(shè)計(jì)電路設(shè)計(jì)主要是確定實(shí)現(xiàn)系統(tǒng)功能的算法和電路形式，在電路級(jí)對(duì)系統(tǒng)的功能進(jìn)行描述。在傳統(tǒng)的采用分立元件及中、小規(guī)模集成電路進(jìn)行邏輯設(shè)計(jì)時(shí)，往往采用傳統(tǒng)的手工設(shè)計(jì)方法。所需的元器件種類多、數(shù)目大；調(diào)試復(fù)雜，難于修改；設(shè)計(jì)無靈活性可言。這里基于FPGA/CPLD數(shù)字系統(tǒng)的電路設(shè)計(jì)和傳統(tǒng)電路設(shè)計(jì)方法有本質(zhì)的區(qū)別，只是層次化設(shè)計(jì)理念一樣。（3）芯