組成原理課程設(shè)計(jì)報(bào)告--4PPM碼解碼器設(shè)計(jì)與實(shí)現(xiàn)

1、精選優(yōu)質(zhì)文檔-傾情為你奉上目 錄專心-專注-專業(yè)第1章 總體設(shè)計(jì)方案1.1 設(shè)計(jì)原理4PPM碼（0001 0010 0100 1000）經(jīng)過解碼后變成二進(jìn)制數(shù)字序列（11 10 01 00）。用移位寄存器來實(shí)現(xiàn)4PPM碼串行輸入，用相應(yīng)的邏輯門電路實(shí)現(xiàn)4-2編碼器，以及用改進(jìn)的移位寄存器二進(jìn)制序列串行輸出，同時(shí)加上相應(yīng)的時(shí)鐘控制，通過這四部分組成4PPM碼解碼器，實(shí)現(xiàn)4PPM碼到二進(jìn)制序列的解碼。1.2 設(shè)計(jì)思路4ppm碼解碼器的設(shè)計(jì)主要包含如下4個(gè)部分：移位寄存器；計(jì)數(shù)器；4-2編碼器；串行輸入并行輸出轉(zhuǎn)換器。在4個(gè)部分中分別設(shè)計(jì)實(shí)現(xiàn)相應(yīng)功能的器件，包括邏輯門、D觸發(fā)器、時(shí)鐘信號(hào)等。在連接具

2、體電路時(shí)配合相應(yīng)脈沖和門電路以達(dá)到預(yù)期效果。4ppm碼解碼器的底層、頂層的設(shè)計(jì)都采用原理圖設(shè)計(jì)輸入方式，經(jīng)編譯、調(diào)試后形成4ppm.bit文件并下載到XCV200可編程邏輯芯片中，經(jīng)硬件測試驗(yàn)證設(shè)計(jì)的正確性。1.3 設(shè)計(jì)環(huán)境（1）EDA環(huán)境Xilinx foundation f3.1設(shè)計(jì)軟件Xilinx Foundation F31是Xilinx公司主要的可編程器件開發(fā)工具，它可用來開發(fā)Xilinx公司的Spartan，Virtex，XC3000，XC4000， XC5200系列的FPGA芯片和XC9500系列的CPLD芯片。該平臺(tái)功能強(qiáng)大，主要用于百萬邏輯門級(jí)的設(shè)計(jì)和1Gbs的高速通信內(nèi)核的

3、設(shè)計(jì)。利用該系統(tǒng)可完成從設(shè)計(jì)構(gòu)想到比特流下載的全部過程。該平臺(tái)以工程管理器為主界面，同時(shí)集成了Xilinx公司以及其他公司的一些優(yōu)秀軟件。 設(shè)計(jì)入口工具包括原理圖編輯器、有限狀態(tài)機(jī)編輯器、硬件描述語言（HDL）編輯器、LogiBLOX模塊生成器、Xilinx內(nèi)核生成器等軟件。其功能是：接收各種圖形或文字的設(shè)計(jì)輸入，并最終生成網(wǎng)絡(luò)表文件。設(shè)計(jì)實(shí)現(xiàn)工具包括流程引擎、限制編輯器、基片規(guī)劃器、FPGA編輯器、FPGA寫入器等軟件。設(shè)計(jì)實(shí)現(xiàn)工具用于將網(wǎng)絡(luò)表轉(zhuǎn)化為配置比特流，并下載到器件。設(shè)計(jì)驗(yàn)證工具包括功能和時(shí)序仿真器、靜態(tài)時(shí)序分析器等，可用來對(duì)設(shè)計(jì)中的邏輯關(guān)系及輸出結(jié)果進(jìn)行檢驗(yàn)，并詳盡分析各個(gè)時(shí)序限制

4、的滿足情況。（2）硬件環(huán)境偉福COP2000型計(jì)算機(jī)組成原理實(shí)驗(yàn)儀COP2000計(jì)算機(jī)組成原理實(shí)驗(yàn)系統(tǒng)由實(shí)驗(yàn)平臺(tái)、開關(guān)電源、軟件三大部分組成實(shí)驗(yàn)平臺(tái)上有寄存器組R0-R3、運(yùn)算單元、累加器A、暫存器B、直通/左移/右移單元、地址寄存器、程序計(jì)數(shù)器、堆棧、中斷源、輸入/輸出單元、存儲(chǔ)器單元、微地址寄存器、指令寄存器、微程序控制器、組合邏輯控制器、擴(kuò)展座、總線插孔區(qū)、微動(dòng)開關(guān)/指示燈、邏輯筆、脈沖源、20個(gè)按鍵、字符式LCD、RS232口。COP2000計(jì)算機(jī)組成原理實(shí)驗(yàn)系統(tǒng)各單元部件都以計(jì)算機(jī)結(jié)構(gòu)模型布局，清晰明了，系統(tǒng)在實(shí)驗(yàn)時(shí)即使不借助PC 機(jī)，也可實(shí)時(shí)監(jiān)控?cái)?shù)據(jù)流狀態(tài)及正確與否, 實(shí)驗(yàn)系統(tǒng)的軟

5、硬件對(duì)用戶的實(shí)驗(yàn)設(shè)計(jì)具有完全的開放特性，系統(tǒng)提供了微程序控制器和組合邏輯控制器兩種控制器方式， 系統(tǒng)還支持手動(dòng)方式、聯(lián)機(jī)方式、模擬方式三種工作方式，系統(tǒng)具備完善的尋址方式、指令系統(tǒng)和強(qiáng)大的模擬調(diào)試功能。第2章 詳細(xì)設(shè)計(jì)方案2.1 總體方案的設(shè)計(jì)與實(shí)現(xiàn)頂層方案圖是實(shí)現(xiàn)4PPM碼解碼功能，采用原理圖設(shè)計(jì)輸入方式完成，電路實(shí)現(xiàn)基于XCV200可編程邏輯芯片。在完成原理圖的功能設(shè)計(jì)后，把輸入和輸出信號(hào)安排到XCV200指定的引腳上去，實(shí)現(xiàn)芯片的引腳鎖定。2.1.1總體方案的邏輯圖頂層圖形文件的設(shè)計(jì)實(shí)體主要由一個(gè)移位寄存器串行輸入端，一個(gè)數(shù)據(jù)清零端CLR和一個(gè)脈沖控制端CLK，一個(gè)二進(jìn)制序列串行輸出端組

6、裝而成的一個(gè)完整的設(shè)計(jì)實(shí)體。編碼過程中采用并行解碼，輸出時(shí)又通過轉(zhuǎn)換器轉(zhuǎn)換成串行輸出。4PPM碼解碼器的設(shè)計(jì)采用自頂向下的設(shè)計(jì)思路和自底向上的實(shí)現(xiàn)思想。4PPM碼解碼器作為頂層模塊，可利用Xilinx foundation f3.1中的器件來實(shí)現(xiàn)，頂層圖形文件結(jié)構(gòu)如圖2.1所示：圖2.1 PPM碼解碼器整體設(shè)計(jì)框圖2.1.2器件的選擇與引腳鎖定如圖2.1所示的電路圖形文件中的輸入/輸出信號(hào)安排到Xlinx XCV200芯片指定的引腳上去，實(shí)現(xiàn)芯片的引腳鎖定，各信號(hào)及Xlinx XCV200芯片引腳對(duì)應(yīng)關(guān)系如表2.1所示。表2.1 信號(hào)和芯片引腳對(duì)應(yīng)關(guān)系元件符號(hào)中的輸入/輸出信號(hào)XCV200芯片

7、引腳CLKP213CLRP94INP95OUTP147圖形文件中的輸入/輸出信號(hào)安排到Xlinx XCV200芯片指定的引腳上去，實(shí)現(xiàn)芯片的引腳鎖定，各信號(hào)及Xlinx XCV200芯片引腳對(duì)應(yīng)關(guān)系如表2.1所示。2.2 功能模塊的設(shè)計(jì)與實(shí)現(xiàn)4PPM碼解碼器的整體設(shè)計(jì)包含移位寄存器模塊、計(jì)數(shù)器模塊、4-2編碼電路模塊、以及并串轉(zhuǎn)換模塊，設(shè)計(jì)時(shí)這四個(gè)模塊用邏輯門電路以及觸發(fā)器實(shí)現(xiàn)。2.2.1 移位寄存器模塊的設(shè)計(jì)與實(shí)現(xiàn)2.2.1.1 功能描述移位寄存器要實(shí)現(xiàn)功能是在每個(gè)時(shí)鐘上升沿到達(dá)的時(shí)候?qū)⒋休斎氲亩M(jìn)制數(shù)讀入到D觸發(fā)器中，并實(shí)現(xiàn)移位寄存，最后實(shí)現(xiàn)并行輸出。2.2.1.2 電路圖使用串聯(lián)的4個(gè)

8、D觸發(fā)器實(shí)現(xiàn)，在每個(gè)時(shí)鐘信號(hào)的上升沿到達(dá)時(shí)D觸發(fā)器讀入數(shù)據(jù)，并將原有數(shù)據(jù)向后一個(gè)D觸發(fā)器移位寄存，最后串行輸出，以備后面的計(jì)數(shù)器采集讀入的數(shù)據(jù)。具體設(shè)計(jì)原理圖如圖2.2所示：圖2.2 移位寄存器模塊2.2.1.3 功能仿真根據(jù)電路原理，設(shè)置了仿真實(shí)驗(yàn)數(shù)據(jù)如表2.3所示，若電路設(shè)計(jì)符合要求，則應(yīng)得到表中所示的輸出結(jié)果。表2.3 仿真輸入信號(hào)及理想的輸出結(jié)果輸入信號(hào)輸出信號(hào)CLKINABCD11000001000001011001001000001000001 圖2.4 輸入模塊仿真結(jié)果圖仿真圖說明：如圖2.4所示，在周期為500ns的時(shí)鐘信號(hào)下，我們輸入信號(hào)為1001 000，D觸發(fā)器在每個(gè)時(shí)鐘

9、上升沿到達(dá)時(shí)讀入當(dāng)前輸入信號(hào)，并將原有的數(shù)據(jù)移交給下一個(gè)D觸發(fā)器，期望得到的理想輸出與仿真結(jié)果一致，所以電路設(shè)計(jì)符合要求。2.2.2 計(jì)數(shù)器模塊的設(shè)計(jì)與實(shí)現(xiàn)2.2.2.1 功能描述計(jì)數(shù)器模塊主要功能是控制每經(jīng)過4個(gè)脈沖信號(hào)產(chǎn)生一個(gè)脈沖使4個(gè)D觸發(fā)器中的有效信號(hào)同時(shí)輸出。在此模塊中還設(shè)置了一個(gè)清零信號(hào)端，使解碼器在解碼過程中能夠?qū)崿F(xiàn)清零復(fù)位功能。2.2.2.2 電路圖電路的上半部分是有邏輯門和帶清零端的芯片組合搭建而成，其功能是每接收到4個(gè)時(shí)鐘上升沿時(shí)產(chǎn)生一個(gè)高電平信號(hào)傳送給下半部分的4個(gè)D觸發(fā)器，使觸發(fā)器中的有效信號(hào)同時(shí)輸出。CLR為清零復(fù)位控制信號(hào)，當(dāng)置為高電平時(shí)，整個(gè)模塊將不能工作，并將所

10、有輸出置為零，當(dāng)其置為低電平時(shí)，模塊正常工作。此處采集的M0、N0信號(hào)是為后面的串行/并行轉(zhuǎn)換電路做準(zhǔn)備。具體電路如圖2.5所示：圖2.5 計(jì)數(shù)器模塊內(nèi)部電路2.2.2.3 功能仿真根據(jù)電路原理，設(shè)置了仿真實(shí)驗(yàn)數(shù)據(jù)如表2.3所示，若電路設(shè)計(jì)符合要求，則應(yīng)得到表中所示的輸出結(jié)果。表2.3 仿真實(shí)驗(yàn)數(shù)據(jù)和理想的輸出結(jié)果輸入信號(hào)輸出信號(hào)CLKCLRA0B0C0D0A1B1C1D11 -0000010011001000100010圖2.7計(jì)數(shù)器模塊仿真結(jié)果仿真圖說明：如仿真結(jié)果波形圖所示，當(dāng)CLR置為0時(shí)，隨著時(shí)鐘信號(hào)的變化，每四個(gè)時(shí)鐘信號(hào)過后，4個(gè)D觸發(fā)器獲得有效信號(hào)，將輸入信號(hào)同時(shí)在輸出端輸出。期

11、望得到的理想輸出與仿真結(jié)果一致，所以電路設(shè)計(jì)符合要求。2.2.3 4-2編碼電路模塊的設(shè)計(jì)與實(shí)現(xiàn)2.2.3.1 功能描述此模塊功能類似于我們大家所熟知的3-8譯碼器。即將四位的輸入信號(hào)轉(zhuǎn)換成為兩位的二進(jìn)制輸出信號(hào)。2.2.3.2 電路圖圖2.8 4-2編碼電路模塊邏輯電路2.2.3.3 功能仿真根據(jù)電路原理，設(shè)置了仿真實(shí)驗(yàn)數(shù)據(jù)如表2.3所示，若電路設(shè)計(jì)符合要求，則應(yīng)得到表中所示的輸出結(jié)果。表2.3 仿真結(jié)果輸入信號(hào)輸出信號(hào)CLKCLRINY1Y21 00100 10000010 00010 01 11 00 1圖2.7計(jì)數(shù)器模塊仿真結(jié)果仿真圖說明：如仿真結(jié)果波形圖所示，將輸入信號(hào)置為0001

12、0010 0100 1000時(shí)，得到的輸出信號(hào)分別為00 10 01 11.。期望得到的理想輸出與仿真結(jié)果一致，所以電路設(shè)計(jì)符合要求。2.2.4 并串轉(zhuǎn)換模塊的設(shè)計(jì)與實(shí)現(xiàn)2.2.4.1 功能描述此模塊將根據(jù)M、N輸入的信號(hào)來控制輸出，是輸出端按順序每兩個(gè)時(shí)鐘周期依次輸出Y1和Y2.。2.2.4.2 電路圖通過邏輯門的組合，實(shí)現(xiàn)了4位信號(hào)轉(zhuǎn)為2位二進(jìn)制信號(hào)的轉(zhuǎn)換。圖2.11 并串轉(zhuǎn)換模塊邏輯電路2.2.4.3 功能仿真根據(jù)電路原理，設(shè)置了仿真實(shí)驗(yàn)數(shù)據(jù)如表2.3所示，若電路設(shè)計(jì)符合要求，則應(yīng)得到表中所示的輸出結(jié)果。表2.3 仿真結(jié)果輸入信號(hào)輸出信號(hào)MNY01Y02OUT10010000110101

13、011011圖2.13并串轉(zhuǎn)換模塊仿真結(jié)果仿真圖說明： 如仿真結(jié)果波形圖所示，將輸入信號(hào)置為1001 0001 0101 1101時(shí)，得到的輸出信號(hào)分別為0 1 0 1.。期望得到的理想輸出與仿真結(jié)果一致，所以電路設(shè)計(jì)符合要求。2.3 仿真調(diào)試仿真調(diào)試主要驗(yàn)證設(shè)計(jì)電路邏輯功能、時(shí)序的正確性，本設(shè)計(jì)中主要采用功能仿真方法對(duì)設(shè)計(jì)的電路進(jìn)行仿真，對(duì)最后結(jié)果進(jìn)行校驗(yàn)。按照任務(wù)書中提供的實(shí)驗(yàn)數(shù)據(jù)作為仿真的輸入信號(hào)，功能仿真波形結(jié)果如圖2.14 所示。與任務(wù)書中要求的結(jié)果進(jìn)行對(duì)比，可以看出功能仿真結(jié)果是正確的，進(jìn)而說明電路設(shè)計(jì)的正確性。則可以進(jìn)行下一步綜合，并且下載到COP2000計(jì)算機(jī)組成原理集成調(diào)試實(shí)

14、驗(yàn)臺(tái)上了。圖2.14 功能仿真波形結(jié)果圖仿真的結(jié)果如下表2.3所示：表2.3 仿真結(jié)果輸入信號(hào)輸出信號(hào)CLKCLRINOUT1 -000001010001000101000000000111第3章 編程下載與硬件測試3.1 編程下載利用COP2000仿真軟件的編程下載功能，將得到4P.bit文件下載到XCV200實(shí)驗(yàn)板的XCV200可編程邏輯芯片中。3.2 硬件測試及結(jié)果分析利用XCV200實(shí)驗(yàn)板進(jìn)行硬件功能測試。定點(diǎn)原碼一位除法器的輸入數(shù)據(jù)通過XCV200實(shí)驗(yàn)板的輸入開關(guān)實(shí)現(xiàn)，輸出數(shù)據(jù)通過XCV200實(shí)驗(yàn)板的LED指示燈實(shí)現(xiàn)，其對(duì)應(yīng)關(guān)系如表3.1所示。 表3.1 XCV200實(shí)驗(yàn)板信號(hào)對(duì)應(yīng)關(guān)

15、系元件符號(hào)中的輸入/輸出信號(hào)XCV200芯片引腳CLKP213CLRP94INP95OUTP147利用表2.2中的輸入?yún)?shù)作為輸入數(shù)據(jù)，逐個(gè)測試輸出結(jié)果，即用XCV200實(shí)驗(yàn)板的開關(guān)K0輸入數(shù)據(jù)，同時(shí)觀察A7顯示結(jié)果，得到如圖3.1及表3.2所示的硬件測試結(jié)果。先對(duì)計(jì)數(shù)器清零，使CLR有效。然后依次輸入0001 0010 0100 1000，看信號(hào)燈的狀態(tài)，信號(hào)燈分別對(duì)應(yīng)顯示11 10 01 00，與實(shí)驗(yàn)要求相符實(shí)驗(yàn)成功。參考文獻(xiàn)1 李景華. 可編程程邏輯器件與EDA技術(shù)M.北京：東北大學(xué)出版社，20012 范延濱.微型計(jì)算機(jī)系統(tǒng)原理、接口與EDA設(shè)計(jì)技術(shù)M.北京：北京郵電大學(xué)出版社，2006

16、3 王愛英.計(jì)算機(jī)組成與結(jié)構(gòu)(第4版)M.北京：清華大學(xué)出版社，20064 王冠.Verilog HDL與數(shù)字電路設(shè)計(jì)M.北京：機(jī)械工業(yè)出版社，20055 江國強(qiáng).EAD技術(shù)習(xí)題與實(shí)驗(yàn)M.北京：電子工業(yè)出版社，20056 杜建國.Verilog HDL硬件描述語言M.北京：國防工業(yè)出版社，2004附 錄課程設(shè)計(jì)總結(jié)：經(jīng)過此次課設(shè)設(shè)計(jì)的訓(xùn)練，我進(jìn)一步的體驗(yàn)到了計(jì)算機(jī)內(nèi)部結(jié)構(gòu)設(shè)計(jì)的奇妙之處，對(duì)這門學(xué)科有了跟進(jìn)一步的了解也產(chǎn)生了更加濃厚的興趣。剛剛拿到課設(shè)題的時(shí)候，由于對(duì)一些芯片了解不夠，不確定到底應(yīng)該選用哪些芯片的組合來實(shí)現(xiàn)這一電路。后來經(jīng)過查找資料，對(duì)各種芯片都有了較全面深刻的了解之后，根據(jù)任務(wù)書的要求，圈定了幾種可能的組合，然后通過更加深刻的對(duì)比，選用了我認(rèn)為最合適又是最簡單的那種組合。我認(rèn)為，對(duì)于一種芯片的了解，我應(yīng)該知道這種芯片能夠?qū)崿F(xiàn)的功能，各個(gè)引腳的作用，并且了解該中芯片顯著的優(yōu)點(diǎn)和不足，這樣才能使我們?cè)谶x擇的過程中正確的分析，做合理的選擇，至于芯片內(nèi)部的電路結(jié)構(gòu)，只針對(duì)應(yīng)用的話我們可以不作要求，因?yàn)樾酒瑑?nèi)部的電路復(fù)雜，而對(duì)我們挑選使用芯片的幫助也不大