組成原理課程設計報告--4PPM碼解碼器設計與實現(xiàn)

1、精選優(yōu)質文檔-傾情為你奉上目 錄專心-專注-專業(yè)第1章 總體設計方案1.1 設計原理4PPM碼（0001 0010 0100 1000）經過解碼后變成二進制數(shù)字序列（11 10 01 00）。用移位寄存器來實現(xiàn)4PPM碼串行輸入，用相應的邏輯門電路實現(xiàn)4-2編碼器，以及用改進的移位寄存器二進制序列串行輸出，同時加上相應的時鐘控制，通過這四部分組成4PPM碼解碼器，實現(xiàn)4PPM碼到二進制序列的解碼。1.2 設計思路4ppm碼解碼器的設計主要包含如下4個部分：移位寄存器；計數(shù)器；4-2編碼器；串行輸入并行輸出轉換器。在4個部分中分別設計實現(xiàn)相應功能的器件，包括邏輯門、D觸發(fā)器、時鐘信號等。在連接具

2、體電路時配合相應脈沖和門電路以達到預期效果。4ppm碼解碼器的底層、頂層的設計都采用原理圖設計輸入方式，經編譯、調試后形成4ppm.bit文件并下載到XCV200可編程邏輯芯片中，經硬件測試驗證設計的正確性。1.3 設計環(huán)境（1）EDA環(huán)境Xilinx foundation f3.1設計軟件Xilinx Foundation F31是Xilinx公司主要的可編程器件開發(fā)工具，它可用來開發(fā)Xilinx公司的Spartan，Virtex，XC3000，XC4000， XC5200系列的FPGA芯片和XC9500系列的CPLD芯片。該平臺功能強大，主要用于百萬邏輯門級的設計和1Gbs的高速通信內核的

3、設計。利用該系統(tǒng)可完成從設計構想到比特流下載的全部過程。該平臺以工程管理器為主界面，同時集成了Xilinx公司以及其他公司的一些優(yōu)秀軟件。 設計入口工具包括原理圖編輯器、有限狀態(tài)機編輯器、硬件描述語言（HDL）編輯器、LogiBLOX模塊生成器、Xilinx內核生成器等軟件。其功能是：接收各種圖形或文字的設計輸入，并最終生成網絡表文件。設計實現(xiàn)工具包括流程引擎、限制編輯器、基片規(guī)劃器、FPGA編輯器、FPGA寫入器等軟件。設計實現(xiàn)工具用于將網絡表轉化為配置比特流，并下載到器件。設計驗證工具包括功能和時序仿真器、靜態(tài)時序分析器等，可用來對設計中的邏輯關系及輸出結果進行檢驗，并詳盡分析各個時序限制

4、的滿足情況。（2）硬件環(huán)境偉福COP2000型計算機組成原理實驗儀COP2000計算機組成原理實驗系統(tǒng)由實驗平臺、開關電源、軟件三大部分組成實驗平臺上有寄存器組R0-R3、運算單元、累加器A、暫存器B、直通/左移/右移單元、地址寄存器、程序計數(shù)器、堆棧、中斷源、輸入/輸出單元、存儲器單元、微地址寄存器、指令寄存器、微程序控制器、組合邏輯控制器、擴展座、總線插孔區(qū)、微動開關/指示燈、邏輯筆、脈沖源、20個按鍵、字符式LCD、RS232口。COP2000計算機組成原理實驗系統(tǒng)各單元部件都以計算機結構模型布局，清晰明了，系統(tǒng)在實驗時即使不借助PC 機，也可實時監(jiān)控數(shù)據(jù)流狀態(tài)及正確與否, 實驗系統(tǒng)的軟

5、硬件對用戶的實驗設計具有完全的開放特性，系統(tǒng)提供了微程序控制器和組合邏輯控制器兩種控制器方式， 系統(tǒng)還支持手動方式、聯(lián)機方式、模擬方式三種工作方式，系統(tǒng)具備完善的尋址方式、指令系統(tǒng)和強大的模擬調試功能。第2章 詳細設計方案2.1 總體方案的設計與實現(xiàn)頂層方案圖是實現(xiàn)4PPM碼解碼功能，采用原理圖設計輸入方式完成，電路實現(xiàn)基于XCV200可編程邏輯芯片。在完成原理圖的功能設計后，把輸入和輸出信號安排到XCV200指定的引腳上去，實現(xiàn)芯片的引腳鎖定。2.1.1總體方案的邏輯圖頂層圖形文件的設計實體主要由一個移位寄存器串行輸入端，一個數(shù)據(jù)清零端CLR和一個脈沖控制端CLK，一個二進制序列串行輸出端組

6、裝而成的一個完整的設計實體。編碼過程中采用并行解碼，輸出時又通過轉換器轉換成串行輸出。4PPM碼解碼器的設計采用自頂向下的設計思路和自底向上的實現(xiàn)思想。4PPM碼解碼器作為頂層模塊，可利用Xilinx foundation f3.1中的器件來實現(xiàn)，頂層圖形文件結構如圖2.1所示：圖2.1 PPM碼解碼器整體設計框圖2.1.2器件的選擇與引腳鎖定如圖2.1所示的電路圖形文件中的輸入/輸出信號安排到Xlinx XCV200芯片指定的引腳上去，實現(xiàn)芯片的引腳鎖定，各信號及Xlinx XCV200芯片引腳對應關系如表2.1所示。表2.1 信號和芯片引腳對應關系元件符號中的輸入/輸出信號XCV200芯片

7、引腳CLKP213CLRP94INP95OUTP147圖形文件中的輸入/輸出信號安排到Xlinx XCV200芯片指定的引腳上去，實現(xiàn)芯片的引腳鎖定，各信號及Xlinx XCV200芯片引腳對應關系如表2.1所示。2.2 功能模塊的設計與實現(xiàn)4PPM碼解碼器的整體設計包含移位寄存器模塊、計數(shù)器模塊、4-2編碼電路模塊、以及并串轉換模塊，設計時這四個模塊用邏輯門電路以及觸發(fā)器實現(xiàn)。2.2.1 移位寄存器模塊的設計與實現(xiàn)2.2.1.1 功能描述移位寄存器要實現(xiàn)功能是在每個時鐘上升沿到達的時候將串行輸入的二進制數(shù)讀入到D觸發(fā)器中，并實現(xiàn)移位寄存，最后實現(xiàn)并行輸出。2.2.1.2 電路圖使用串聯(lián)的4個

8、D觸發(fā)器實現(xiàn)，在每個時鐘信號的上升沿到達時D觸發(fā)器讀入數(shù)據(jù)，并將原有數(shù)據(jù)向后一個D觸發(fā)器移位寄存，最后串行輸出，以備后面的計數(shù)器采集讀入的數(shù)據(jù)。具體設計原理圖如圖2.2所示：圖2.2 移位寄存器模塊2.2.1.3 功能仿真根據(jù)電路原理，設置了仿真實驗數(shù)據(jù)如表2.3所示，若電路設計符合要求，則應得到表中所示的輸出結果。表2.3 仿真輸入信號及理想的輸出結果輸入信號輸出信號CLKINABCD11000001000001011001001000001000001 圖2.4 輸入模塊仿真結果圖仿真圖說明：如圖2.4所示，在周期為500ns的時鐘信號下，我們輸入信號為1001 000，D觸發(fā)器在每個時鐘

9、上升沿到達時讀入當前輸入信號，并將原有的數(shù)據(jù)移交給下一個D觸發(fā)器，期望得到的理想輸出與仿真結果一致，所以電路設計符合要求。2.2.2 計數(shù)器模塊的設計與實現(xiàn)2.2.2.1 功能描述計數(shù)器模塊主要功能是控制每經過4個脈沖信號產生一個脈沖使4個D觸發(fā)器中的有效信號同時輸出。在此模塊中還設置了一個清零信號端，使解碼器在解碼過程中能夠實現(xiàn)清零復位功能。2.2.2.2 電路圖電路的上半部分是有邏輯門和帶清零端的芯片組合搭建而成，其功能是每接收到4個時鐘上升沿時產生一個高電平信號傳送給下半部分的4個D觸發(fā)器，使觸發(fā)器中的有效信號同時輸出。CLR為清零復位控制信號，當置為高電平時，整個模塊將不能工作，并將所

10、有輸出置為零，當其置為低電平時，模塊正常工作。此處采集的M0、N0信號是為后面的串行/并行轉換電路做準備。具體電路如圖2.5所示：圖2.5 計數(shù)器模塊內部電路2.2.2.3 功能仿真根據(jù)電路原理，設置了仿真實驗數(shù)據(jù)如表2.3所示，若電路設計符合要求，則應得到表中所示的輸出結果。表2.3 仿真實驗數(shù)據(jù)和理想的輸出結果輸入信號輸出信號CLKCLRA0B0C0D0A1B1C1D11 -0000010011001000100010圖2.7計數(shù)器模塊仿真結果仿真圖說明：如仿真結果波形圖所示，當CLR置為0時，隨著時鐘信號的變化，每四個時鐘信號過后，4個D觸發(fā)器獲得有效信號，將輸入信號同時在輸出端輸出。期

11、望得到的理想輸出與仿真結果一致，所以電路設計符合要求。2.2.3 4-2編碼電路模塊的設計與實現(xiàn)2.2.3.1 功能描述此模塊功能類似于我們大家所熟知的3-8譯碼器。即將四位的輸入信號轉換成為兩位的二進制輸出信號。2.2.3.2 電路圖圖2.8 4-2編碼電路模塊邏輯電路2.2.3.3 功能仿真根據(jù)電路原理，設置了仿真實驗數(shù)據(jù)如表2.3所示，若電路設計符合要求，則應得到表中所示的輸出結果。表2.3 仿真結果輸入信號輸出信號CLKCLRINY1Y21 00100 10000010 00010 01 11 00 1圖2.7計數(shù)器模塊仿真結果仿真圖說明：如仿真結果波形圖所示，將輸入信號置為0001

12、0010 0100 1000時，得到的輸出信號分別為00 10 01 11.。期望得到的理想輸出與仿真結果一致，所以電路設計符合要求。2.2.4 并串轉換模塊的設計與實現(xiàn)2.2.4.1 功能描述此模塊將根據(jù)M、N輸入的信號來控制輸出，是輸出端按順序每兩個時鐘周期依次輸出Y1和Y2.。2.2.4.2 電路圖通過邏輯門的組合，實現(xiàn)了4位信號轉為2位二進制信號的轉換。圖2.11 并串轉換模塊邏輯電路2.2.4.3 功能仿真根據(jù)電路原理，設置了仿真實驗數(shù)據(jù)如表2.3所示，若電路設計符合要求，則應得到表中所示的輸出結果。表2.3 仿真結果輸入信號輸出信號MNY01Y02OUT10010000110101

13、011011圖2.13并串轉換模塊仿真結果仿真圖說明： 如仿真結果波形圖所示，將輸入信號置為1001 0001 0101 1101時，得到的輸出信號分別為0 1 0 1.。期望得到的理想輸出與仿真結果一致，所以電路設計符合要求。2.3 仿真調試仿真調試主要驗證設計電路邏輯功能、時序的正確性，本設計中主要采用功能仿真方法對設計的電路進行仿真，對最后結果進行校驗。按照任務書中提供的實驗數(shù)據(jù)作為仿真的輸入信號，功能仿真波形結果如圖2.14 所示。與任務書中要求的結果進行對比，可以看出功能仿真結果是正確的，進而說明電路設計的正確性。則可以進行下一步綜合，并且下載到COP2000計算機組成原理集成調試實

14、驗臺上了。圖2.14 功能仿真波形結果圖仿真的結果如下表2.3所示：表2.3 仿真結果輸入信號輸出信號CLKCLRINOUT1 -000001010001000101000000000111第3章 編程下載與硬件測試3.1 編程下載利用COP2000仿真軟件的編程下載功能，將得到4P.bit文件下載到XCV200實驗板的XCV200可編程邏輯芯片中。3.2 硬件測試及結果分析利用XCV200實驗板進行硬件功能測試。定點原碼一位除法器的輸入數(shù)據(jù)通過XCV200實驗板的輸入開關實現(xiàn)，輸出數(shù)據(jù)通過XCV200實驗板的LED指示燈實現(xiàn)，其對應關系如表3.1所示。 表3.1 XCV200實驗板信號對應關

15、系元件符號中的輸入/輸出信號XCV200芯片引腳CLKP213CLRP94INP95OUTP147利用表2.2中的輸入參數(shù)作為輸入數(shù)據(jù)，逐個測試輸出結果，即用XCV200實驗板的開關K0輸入數(shù)據(jù)，同時觀察A7顯示結果，得到如圖3.1及表3.2所示的硬件測試結果。先對計數(shù)器清零，使CLR有效。然后依次輸入0001 0010 0100 1000，看信號燈的狀態(tài)，信號燈分別對應顯示11 10 01 00，與實驗要求相符實驗成功。參考文獻1 李景華. 可編程程邏輯器件與EDA技術M.北京：東北大學出版社，20012 范延濱.微型計算機系統(tǒng)原理、接口與EDA設計技術M.北京：北京郵電大學出版社，2006

16、3 王愛英.計算機組成與結構(第4版)M.北京：清華大學出版社，20064 王冠.Verilog HDL與數(shù)字電路設計M.北京：機械工業(yè)出版社，20055 江國強.EAD技術習題與實驗M.北京：電子工業(yè)出版社，20056 杜建國.Verilog HDL硬件描述語言M.北京：國防工業(yè)出版社，2004附 錄課程設計總結：經過此次課設設計的訓練，我進一步的體驗到了計算機內部結構設計的奇妙之處，對這門學科有了跟進一步的了解也產生了更加濃厚的興趣。剛剛拿到課設題的時候，由于對一些芯片了解不夠，不確定到底應該選用哪些芯片的組合來實現(xiàn)這一電路。后來經過查找資料，對各種芯片都有了較全面深刻的了解之后，根據(jù)任務書的要求，圈定了幾種可能的組合，然后通過更加深刻的對比，選用了我認為最合適又是最簡單的那種組合。我認為，對于一種芯片的了解，我應該知道這種芯片能夠實現(xiàn)的功能，各個引腳的作用，并且了解該中芯片顯著的優(yōu)點和不足，這樣才能使我們在選擇的過程中正確的分析，做合理的選擇，至于芯片內部的電路結構，只針對應用的話我們可以不作要求，因為芯片內部的電路復雜，而對我們挑選使用芯片的幫助也不大