第七章中規(guī)模通用集成電路及其應(yīng)用

1、第七章第七章 中規(guī)模通用集成電路及其應(yīng)用中規(guī)模通用集成電路及其應(yīng)用1第七章第七章中規(guī)模通用集成電路及其應(yīng)用中規(guī)模通用集成電路及其應(yīng)用第七章第七章 中規(guī)模通用集成電路及其應(yīng)用中規(guī)模通用集成電路及其應(yīng)用2 集成電路由集成電路由SSISSI發(fā)展到發(fā)展到MSIMSI、LSILSI和和VLSIVLSI，使單個(gè)芯片，使單個(gè)芯片容納的邏輯功能越來越強(qiáng)。容納的邏輯功能越來越強(qiáng)。l在在SSISSI中僅是基本器件中僅是基本器件( (如邏輯門或觸發(fā)器如邏輯門或觸發(fā)器) )的集成的集成l在在MSIMSI中是邏輯部件中是邏輯部件( (如譯碼器、寄存器等如譯碼器、寄存器等) )的集成的集成l在在LSILSI和和VLSIV

2、LSI中則是一個(gè)數(shù)字子系統(tǒng)或整個(gè)數(shù)字系統(tǒng)中則是一個(gè)數(shù)字子系統(tǒng)或整個(gè)數(shù)字系統(tǒng)( (如微處理器如微處理器) )的集成的集成采用中、大規(guī)模集成電路組成數(shù)字系統(tǒng)具有體積小、采用中、大規(guī)模集成電路組成數(shù)字系統(tǒng)具有體積小、功耗低、可靠性高等優(yōu)點(diǎn)，且易于設(shè)計(jì)、調(diào)試和維護(hù)。功耗低、可靠性高等優(yōu)點(diǎn)，且易于設(shè)計(jì)、調(diào)試和維護(hù)。第七章第七章 中規(guī)模通用集成電路及其應(yīng)用中規(guī)模通用集成電路及其應(yīng)用3本章知識要點(diǎn)：本章知識要點(diǎn)： 熟悉常用中規(guī)模通用集成電路的邏輯符號、基本熟悉常用中規(guī)模通用集成電路的邏輯符號、基本 邏輯功能、外部特性和使用方法；邏輯功能、外部特性和使用方法； 用常用中規(guī)模通用集成電路作為基本部件，恰當(dāng)用常用

3、中規(guī)模通用集成電路作為基本部件，恰當(dāng) 地、靈活地、充分地利用它們完成各種邏輯電路地、靈活地、充分地利用它們完成各種邏輯電路 的設(shè)計(jì)，有效地實(shí)現(xiàn)各種邏輯功能。的設(shè)計(jì)，有效地實(shí)現(xiàn)各種邏輯功能。 第七章第七章 中規(guī)模通用集成電路及其應(yīng)用中規(guī)模通用集成電路及其應(yīng)用47.1 7.1 常用中規(guī)模組合邏輯電路常用中規(guī)模組合邏輯電路 使用最廣泛的中規(guī)模組合邏輯集成電路有使用最廣泛的中規(guī)模組合邏輯集成電路有二進(jìn)制并行加二進(jìn)制并行加法器法器、譯碼器譯碼器、編碼器編碼器、多路選擇器多路選擇器和和多路分配器多路分配器等。等。 一一、定義定義 二進(jìn)制并行加法器二進(jìn)制并行加法器：是一種能并行產(chǎn)生兩個(gè)二進(jìn)制數(shù)是一種能并行產(chǎn)

4、生兩個(gè)二進(jìn)制數(shù)算術(shù)和的組合邏輯部件。算術(shù)和的組合邏輯部件。 7.1.1 7.1.1 二進(jìn)制并行加法器二進(jìn)制并行加法器 按其進(jìn)位方式的不同，可分為按其進(jìn)位方式的不同，可分為串行進(jìn)位二進(jìn)制并行加串行進(jìn)位二進(jìn)制并行加法器法器和和超前進(jìn)位二進(jìn)制并行加法器超前進(jìn)位二進(jìn)制并行加法器兩種類型兩種類型。 二、類型及典型產(chǎn)品二、類型及典型產(chǎn)品 第七章第七章 中規(guī)模通用集成電路及其應(yīng)用中規(guī)模通用集成電路及其應(yīng)用51 1串行進(jìn)位二進(jìn)制并行加法器：串行進(jìn)位二進(jìn)制并行加法器： 由全加器級聯(lián)構(gòu)成，高位的進(jìn)位輸出依賴于低位的進(jìn)由全加器級聯(lián)構(gòu)成，高位的進(jìn)位輸出依賴于低位的進(jìn)位輸入。典型芯片有四位二進(jìn)制并行加法器位輸入。典型芯

5、片有四位二進(jìn)制并行加法器T692T692。 FA3 FA2 FA1 F F4 4 F F3 3 F F2 2 F F1 1 C C1 1 C C2 2 C C3 3 FCFC4 4 FA4 C C0 0 B B1 1 A A1 1 B B2 2 A A2 2 B B3 3 A A3 3 B B4 4 A A4 4 T692的結(jié)構(gòu)框圖 第七章第七章 中規(guī)模通用集成電路及其應(yīng)用中規(guī)模通用集成電路及其應(yīng)用6串行進(jìn)位二進(jìn)制并行加法器的特點(diǎn)：串行進(jìn)位二進(jìn)制并行加法器的特點(diǎn)：u 被加數(shù)和加數(shù)的各位能同時(shí)并行到達(dá)各位的輸入端，被加數(shù)和加數(shù)的各位能同時(shí)并行到達(dá)各位的輸入端，u 各位全加器的進(jìn)位輸入按照由低位向

6、高位逐級串行傳各位全加器的進(jìn)位輸入按照由低位向高位逐級串行傳 遞，各進(jìn)位形成一個(gè)進(jìn)位鏈。遞，各進(jìn)位形成一個(gè)進(jìn)位鏈。u最高位必須等到各低位全部相加完成，并送來進(jìn)位信最高位必須等到各低位全部相加完成，并送來進(jìn)位信號之后才能產(chǎn)生運(yùn)算結(jié)果。號之后才能產(chǎn)生運(yùn)算結(jié)果。 串行進(jìn)位二進(jìn)制并行加法器的缺點(diǎn)：串行進(jìn)位二進(jìn)制并行加法器的缺點(diǎn)： 運(yùn)算速度較慢，而且位數(shù)越多，速度就越低。運(yùn)算速度較慢，而且位數(shù)越多，速度就越低。 第七章第七章 中規(guī)模通用集成電路及其應(yīng)用中規(guī)模通用集成電路及其應(yīng)用7 如何提高加法器的運(yùn)算速度如何提高加法器的運(yùn)算速度? ? 必須設(shè)法減小或去除由于進(jìn)位信號逐級傳送所必須設(shè)法減小或去除由于進(jìn)位信

7、號逐級傳送所花費(fèi)的時(shí)間，使各位的進(jìn)位直接由加數(shù)和被加數(shù)來花費(fèi)的時(shí)間，使各位的進(jìn)位直接由加數(shù)和被加數(shù)來決定，而不需依賴低位進(jìn)位。根據(jù)這一思想設(shè)計(jì)的決定，而不需依賴低位進(jìn)位。根據(jù)這一思想設(shè)計(jì)的加法器稱為加法器稱為超前進(jìn)位超前進(jìn)位( (又稱先行進(jìn)位又稱先行進(jìn)位) )二進(jìn)制并行加二進(jìn)制并行加法器。法器。 第七章第七章 中規(guī)模通用集成電路及其應(yīng)用中規(guī)模通用集成電路及其應(yīng)用8四位二進(jìn)制并行加法器的構(gòu)成思想如下：四位二進(jìn)制并行加法器的構(gòu)成思想如下： 2 2超前進(jìn)位二進(jìn)制并行加法器：超前進(jìn)位二進(jìn)制并行加法器： 根據(jù)輸入信號同時(shí)形成各位向高位的進(jìn)位，然后同時(shí)產(chǎn)根據(jù)輸入信號同時(shí)形成各位向高位的進(jìn)位，然后同時(shí)產(chǎn)生各

8、位的和。通常又稱為生各位的和。通常又稱為先行進(jìn)位二進(jìn)制并行加法器先行進(jìn)位二進(jìn)制并行加法器或者或者并并行進(jìn)位二進(jìn)制并行加法器行進(jìn)位二進(jìn)制并行加法器。典型芯片有四位二進(jìn)制并行加法。典型芯片有四位二進(jìn)制并行加法器器7428374283。 由全加器的結(jié)構(gòu)可知，由全加器的結(jié)構(gòu)可知， 第第i i位全加器的進(jìn)位輸出函數(shù)表位全加器的進(jìn)位輸出函數(shù)表達(dá)式為達(dá)式為 ii1iii1iii1iii1iii1iiiiBAC)BA(CBACBACBACBAC第七章第七章 中規(guī)模通用集成電路及其應(yīng)用中規(guī)模通用集成電路及其應(yīng)用9當(dāng)當(dāng) i=1i=1、2 2、3 3、4 4時(shí)，可得到時(shí)，可得到4 4位并行加法器各位的進(jìn)位位并行加法

9、器各位的進(jìn)位輸出函數(shù)表達(dá)式為輸出函數(shù)表達(dá)式為：令（進(jìn)位傳遞函數(shù)）令（進(jìn)位傳遞函數(shù)）（進(jìn)位產(chǎn)生函數(shù)）（進(jìn)位產(chǎn)生函數(shù)）則有則有 iiiPBAiiiGBAiiiiGCPC11011GCPC2120122122GGPCPPGCPC32312301233233GGPGPPCPPPGCPC4342341234012344344GGPGPPGPPPCPPPPGCPC由于由于C C1 1C C4 4是是P Pi i、G Gi i和和C C0 0的函數(shù)，即的函數(shù)，即C Ci i=f(P=f(Pi i,G,Gi i,C,C0 0) ), ,而而P Pi i、G Gi i又是又是 A Ai i、B Bi i的函數(shù)，

10、所以，在提供輸入的函數(shù)，所以，在提供輸入A Ai i、B Bi i和和C C0 0之后，可以同時(shí)產(chǎn)生之后，可以同時(shí)產(chǎn)生C C1 1C C4 4。通常將根據(jù)通常將根據(jù)P Pi i、G Gi i和和C C0 0形成形成C C1 1C C4 4的邏輯電路稱為的邏輯電路稱為先行進(jìn)位發(fā)生器。先行進(jìn)位發(fā)生器。第七章第七章 中規(guī)模通用集成電路及其應(yīng)用中規(guī)模通用集成電路及其應(yīng)用10三、四位二進(jìn)制并行加法器的外部特性和邏輯符號三、四位二進(jìn)制并行加法器的外部特性和邏輯符號 圖中，圖中，A4、A3、A2、A1 - 二進(jìn)制被加數(shù)；二進(jìn)制被加數(shù)；B4、B3、 B2、B1 - 二進(jìn)制加數(shù)；二進(jìn)制加數(shù)；F4、 F3、 F2

11、、 F1 -相加產(chǎn)生的和數(shù)；相加產(chǎn)生的和數(shù)；C C0 0 -來自低位的進(jìn)位輸入；來自低位的進(jìn)位輸入；FCFC4 4 -向高位的進(jìn)位輸出。向高位的進(jìn)位輸出。 第七章第七章 中規(guī)模通用集成電路及其應(yīng)用中規(guī)模通用集成電路及其應(yīng)用11二進(jìn)制并行加法器除實(shí)現(xiàn)二進(jìn)制加法運(yùn)算外，二進(jìn)制并行加法器除實(shí)現(xiàn)二進(jìn)制加法運(yùn)算外，還可實(shí)現(xiàn)代碼轉(zhuǎn)換、二進(jìn)制減法運(yùn)算、二進(jìn)制乘還可實(shí)現(xiàn)代碼轉(zhuǎn)換、二進(jìn)制減法運(yùn)算、二進(jìn)制乘法運(yùn)算、十進(jìn)制加法運(yùn)算等功能。法運(yùn)算、十進(jìn)制加法運(yùn)算等功能。四、應(yīng)用舉例四、應(yīng)用舉例 第七章第七章 中規(guī)模通用集成電路及其應(yīng)用中規(guī)模通用集成電路及其應(yīng)用12 例例1 1 用用4 4位二進(jìn)制并行加法器設(shè)計(jì)一個(gè)將位

12、二進(jìn)制并行加法器設(shè)計(jì)一個(gè)將84218421碼轉(zhuǎn)換成余碼轉(zhuǎn)換成余3 3碼的代碼轉(zhuǎn)換電路。碼的代碼轉(zhuǎn)換電路。 解解 根據(jù)余根據(jù)余3 3碼的定義可知，余碼的定義可知，余3 3碼是由碼是由84218421碼碼加加3 3后形成的代碼。所以，用后形成的代碼。所以，用4 4位二進(jìn)制并行加法器位二進(jìn)制并行加法器實(shí)現(xiàn)實(shí)現(xiàn)84218421碼到余碼到余3 3碼的轉(zhuǎn)換，只需從碼的轉(zhuǎn)換，只需從4 4位二進(jìn)制并行位二進(jìn)制并行加法器的輸入端加法器的輸入端A A4 4、A A3 3、A A2 2和和A A1 1輸入輸入84218421碼，而從碼，而從輸入端輸入端B B4 4、B B3 3、B B2 2和和B B1 1輸入二進(jìn)

13、制數(shù)輸入二進(jìn)制數(shù) 00110011，進(jìn)位輸，進(jìn)位輸入端入端C C0 0接上接上“0”0”，便可從輸出端，便可從輸出端F F4 4、F F3 3、F F2 2和和F F1 1得得到與輸入到與輸入84218421碼對應(yīng)的余碼對應(yīng)的余3 3碼。碼。第七章第七章 中規(guī)模通用集成電路及其應(yīng)用中規(guī)模通用集成電路及其應(yīng)用13 實(shí)現(xiàn)給定功能的邏輯電路圖如下圖所示。實(shí)現(xiàn)給定功能的邏輯電路圖如下圖所示。第七章第七章 中規(guī)模通用集成電路及其應(yīng)用中規(guī)模通用集成電路及其應(yīng)用14例例2 2 用用4 4位二進(jìn)制并行加法器設(shè)計(jì)一個(gè)位二進(jìn)制并行加法器設(shè)計(jì)一個(gè)4 4位二進(jìn)制并行位二進(jìn)制并行加法加法/ /減法器。減法器。 解分析：

14、解分析：根據(jù)問題要求，設(shè)減法采用補(bǔ)碼運(yùn)算，根據(jù)問題要求，設(shè)減法采用補(bǔ)碼運(yùn)算，并令并令A(yù) = a4a3a2a1 - 為被加數(shù)為被加數(shù)(或被減數(shù)或被減數(shù))；B = b4b3b2b1 - 為加數(shù)為加數(shù)(或減數(shù)或減數(shù))；S = s4s3s2s1 - 為和數(shù)為和數(shù)(或差數(shù)或差數(shù))；M-為功能選擇變量為功能選擇變量. .當(dāng)當(dāng)M=0=0時(shí)，執(zhí)行時(shí)，執(zhí)行A+BA+B； 當(dāng)當(dāng)M=1=1時(shí)，執(zhí)行時(shí)，執(zhí)行A-BA-B。 由運(yùn)算法則可歸納出電路功能為：由運(yùn)算法則可歸納出電路功能為：當(dāng)當(dāng)M=0時(shí)時(shí)，執(zhí)行，執(zhí)行 a4a3a2a1+b4b3b2b1+ 0(A+B) 當(dāng)當(dāng)M=1時(shí)，時(shí)，執(zhí)行執(zhí)行 a4a3a2a1+ 1(A-B

15、)1234bbbb第七章第七章 中規(guī)模通用集成電路及其應(yīng)用中規(guī)模通用集成電路及其應(yīng)用15 可用一片可用一片4 4位二進(jìn)制并行加法器和位二進(jìn)制并行加法器和4 4個(gè)異或門實(shí)現(xiàn)上述邏個(gè)異或門實(shí)現(xiàn)上述邏輯功能。輯功能。 具體實(shí)現(xiàn)：具體實(shí)現(xiàn)：將將4 4位二進(jìn)制數(shù)位二進(jìn)制數(shù)a a4 4a a3 3a a2 2a a1 1直接加到并行加法器的直接加到并行加法器的A A4 4A A3 3A A2 2A A1 1輸入端，輸入端，4 4位二進(jìn)制數(shù)位二進(jìn)制數(shù) b b4 4b b3 3b b2 2b b1 1 分別和分別和M M異或后加到并行加異或后加到并行加法器的法器的 B B4 4B B3 3B B2 2B B1

16、 1 輸入端。并將輸入端。并將M M同時(shí)加到并行加法器的同時(shí)加到并行加法器的 C C0 0 端。端。M=0: AM=0: Ai i=a=ai i ,B,Bi i=b=bi i , C, C0 0=0=0實(shí)現(xiàn)實(shí)現(xiàn)a a4 4a a3 3a a2 2a a1 1 + b + b4 4b b3 3b b2 2b b1 1 + 0 (+ 0 (即即A+B)A+B)；M=1: AM=1: Ai i=a=ai i,B,Bi i= , C= , C0 0=1=1，實(shí)現(xiàn)實(shí)現(xiàn) a a4 4a a3 3a a2 2a a1 1+ + 1+ 1（即（即A-BA-B）。）。ib1234bbbb第七章第七章 中規(guī)模通用

17、集成電路及其應(yīng)用中規(guī)模通用集成電路及其應(yīng)用16實(shí)現(xiàn)給定功能的邏輯電路圖如下：實(shí)現(xiàn)給定功能的邏輯電路圖如下： 第七章第七章 中規(guī)模通用集成電路及其應(yīng)用中規(guī)模通用集成電路及其應(yīng)用17 例例3 用一個(gè)用一個(gè)4位二進(jìn)制并行加法器和六個(gè)與門設(shè)計(jì)一個(gè)位二進(jìn)制并行加法器和六個(gè)與門設(shè)計(jì)一個(gè)乘法器，實(shí)現(xiàn)乘法器，實(shí)現(xiàn)AB,其中其中 A = aA = a3 3a a2 2a a1 1 , B = b, B = b2 2b b1 1 。 解解 根據(jù)乘數(shù)和被乘數(shù)的取值范圍，可知乘積范圍處在根據(jù)乘數(shù)和被乘數(shù)的取值范圍，可知乘積范圍處在021之間。故該電路應(yīng)有之間。故該電路應(yīng)有5個(gè)輸出，設(shè)輸出用個(gè)輸出，設(shè)輸出用Z5 Z4

18、Z3 Z2 Z1表示，兩數(shù)相乘求積的過程如下：表示，兩數(shù)相乘求積的過程如下： 被乘數(shù)被乘數(shù) a a3 3 a a2 2 a a1 1 ) ) 乘數(shù)乘數(shù) b b2 2 b b1 1 a a3 3b b1 1 a a2 2b b1 1 a a1 1b b1 1 +) a +) a3 3b b2 2 a a2 2b b2 2 a a1 1b b2 2 乘積乘積 Z Z5 5 Z Z4 4 Z Z3 3 Z Z2 2 Z Z1 1 第七章第七章 中規(guī)模通用集成電路及其應(yīng)用中規(guī)模通用集成電路及其應(yīng)用18 因?yàn)椋阂驗(yàn)椋簄 “ “積積”項(xiàng)項(xiàng)a ai ib bj j可可用兩輸入與門實(shí)現(xiàn)。用兩輸入與門實(shí)現(xiàn)。n對

19、部分積求和可用對部分積求和可用并行加法器實(shí)現(xiàn)。并行加法器實(shí)現(xiàn)。 所以：所以：該乘法運(yùn)算該乘法運(yùn)算電路可由電路可由6 6個(gè)兩輸入與個(gè)兩輸入與門和門和1 1個(gè)個(gè)4 4位二進(jìn)制并行位二進(jìn)制并行加法器構(gòu)成。加法器構(gòu)成。 邏輯電路圖如右圖邏輯電路圖如右圖所示。所示。 b1b2 F4 F3 F2 F1FC4 T 693 C0 A4 A3 A2 A1 B4 B3 B2 B1a3a2a1a3a2a1 0 0 Z5 Z4 Z3 Z2 Z1第七章第七章 中規(guī)模通用集成電路及其應(yīng)用中規(guī)模通用集成電路及其應(yīng)用19 例例4 4 用用4 4位二進(jìn)制并行加位二進(jìn)制并行加法器設(shè)計(jì)一個(gè)用余法器設(shè)計(jì)一個(gè)用余3 3碼表示的碼表示的

20、1 1位十進(jìn)制數(shù)加法器。位十進(jìn)制數(shù)加法器。 解解 根據(jù)余根據(jù)余3 3碼的特點(diǎn)，碼的特點(diǎn)，兩個(gè)余兩個(gè)余3 3碼表示的十進(jìn)制數(shù)碼表示的十進(jìn)制數(shù)相加時(shí)，需要對相加結(jié)果相加時(shí)，需要對相加結(jié)果進(jìn)行修正進(jìn)行修正：若相加結(jié)果無進(jìn)位若相加結(jié)果無進(jìn)位產(chǎn)生，則產(chǎn)生，則“和和”需要減需要減3 3；若相；若相加結(jié)果有進(jìn)位產(chǎn)生，則加結(jié)果有進(jìn)位產(chǎn)生，則“和和”需需要加要加3 3。 據(jù)此，可用兩片據(jù)此，可用兩片4 4位二進(jìn)制并行位二進(jìn)制并行加法器和一個(gè)反相器實(shí)現(xiàn)給定功能，加法器和一個(gè)反相器實(shí)現(xiàn)給定功能，邏輯電路如右圖所示。邏輯電路如右圖所示。 圖中，片圖中，片用來對兩個(gè)用來對兩個(gè)1 1位十進(jìn)制數(shù)的余位十進(jìn)制數(shù)的余3 3碼進(jìn)

21、行相加，片碼進(jìn)行相加，片用來對相加結(jié)果進(jìn)行修正。用來對相加結(jié)果進(jìn)行修正。第七章第七章 中規(guī)模通用集成電路及其應(yīng)用中規(guī)模通用集成電路及其應(yīng)用20思考題 若用用若用用4位二進(jìn)制并行加法器位二進(jìn)制并行加法器74283設(shè)計(jì)一設(shè)計(jì)一個(gè)用個(gè)用8421碼表示的碼表示的1位十進(jìn)制數(shù)加法器，應(yīng)位十進(jìn)制數(shù)加法器，應(yīng)如何設(shè)計(jì)？如何設(shè)計(jì)？ 若用若用74283實(shí)現(xiàn)二進(jìn)制數(shù)加法實(shí)現(xiàn)二進(jìn)制數(shù)加法/減法器，即被減法器，即被加數(shù)和加數(shù)均為二進(jìn)制數(shù)，和的范圍為加數(shù)和加數(shù)均為二進(jìn)制數(shù)，和的范圍為030,結(jié)果用十進(jìn)制數(shù)顯示。如何實(shí)現(xiàn)？結(jié)果用十進(jìn)制數(shù)顯示。如何實(shí)現(xiàn)？ （此題可以作為課程設(shè)計(jì)）（此題可以作為課程設(shè)計(jì)）第七章第七章 中規(guī)模

22、通用集成電路及其應(yīng)用中規(guī)模通用集成電路及其應(yīng)用21解答： 由于輸入是由于輸入是8421碼，表示十進(jìn)制數(shù)字碼，表示十進(jìn)制數(shù)字09。 兩個(gè)兩個(gè)8421碼相加產(chǎn)生的和范圍：碼相加產(chǎn)生的和范圍：018。 和為和為1019時(shí)，需要使用第時(shí)，需要使用第2片片74283對結(jié)果對結(jié)果修正。即：加上修正。即：加上0110（減去（減去10）。）。 修正標(biāo)志修正標(biāo)志Q1： Q1= FC4+F4(F3+F2 ) =FC4+F4F3+F4F2 Q1=1,需要修正，需要修正，+0110； Q1=0，不需要修正，不需要修正，+0000.第七章第七章 中規(guī)模通用集成電路及其應(yīng)用中規(guī)模通用集成電路及其應(yīng)用22運(yùn)算真值表運(yùn)算真值

23、表第七章第七章 中規(guī)模通用集成電路及其應(yīng)用中規(guī)模通用集成電路及其應(yīng)用23邏輯電路圖邏輯電路圖第七章第七章 中規(guī)模通用集成電路及其應(yīng)用中規(guī)模通用集成電路及其應(yīng)用24仿真圖仿真圖第七章第七章 中規(guī)模通用集成電路及其應(yīng)用中規(guī)模通用集成電路及其應(yīng)用257.1.2 7.1.2 譯碼器和編碼器譯碼器和編碼器 譯碼器的功能是對具有特定含義的輸入代碼進(jìn)行譯碼器的功能是對具有特定含義的輸入代碼進(jìn)行“翻翻譯譯”，將其轉(zhuǎn)換成相應(yīng)的輸出信號。，將其轉(zhuǎn)換成相應(yīng)的輸出信號。 譯碼器譯碼器(Decoder)(Decoder)和和編碼器編碼器(Encoder)(Encoder)是數(shù)字系統(tǒng)中廣泛是數(shù)字系統(tǒng)中廣泛使用的多輸入多輸

24、出組合邏輯部件。使用的多輸入多輸出組合邏輯部件。 一、譯碼器一、譯碼器 譯碼器的種類很多，常見的有二進(jìn)制譯碼器、二譯碼器的種類很多，常見的有二進(jìn)制譯碼器、二- -十進(jìn)十進(jìn)制譯碼器和數(shù)字顯示譯碼器。制譯碼器和數(shù)字顯示譯碼器。 第七章第七章 中規(guī)模通用集成電路及其應(yīng)用中規(guī)模通用集成電路及其應(yīng)用261 1二進(jìn)制譯碼器二進(jìn)制譯碼器 二進(jìn)制譯碼器一般具有二進(jìn)制譯碼器一般具有n n個(gè)輸入端、個(gè)輸入端、2n2n個(gè)輸出端和一個(gè)個(gè)輸出端和一個(gè) ( (或多個(gè)或多個(gè)) )使能輸入端；使能輸入端； 二進(jìn)制譯碼器：二進(jìn)制譯碼器：能將n個(gè)輸入變量變換成2n個(gè)輸出函數(shù)，且輸出函數(shù)與輸入變量構(gòu)成的最小項(xiàng)具有對應(yīng)關(guān)系的一種多輸

25、出組合邏輯電路。 （1 1）特點(diǎn)）特點(diǎn) ： 使能輸入端為有效電平時(shí)，對應(yīng)每一組輸入代碼，僅一使能輸入端為有效電平時(shí)，對應(yīng)每一組輸入代碼，僅一 個(gè)輸出端為有效電平，其余輸出端為無效電平。個(gè)輸出端為有效電平，其余輸出端為無效電平。 有效電平可以是高電平有效電平可以是高電平( (稱為高電平譯碼稱為高電平譯碼) )，也可以是低，也可以是低 電平電平( (稱為低電平譯碼稱為低電平譯碼) )。 第七章第七章 中規(guī)模通用集成電路及其應(yīng)用中規(guī)模通用集成電路及其應(yīng)用27 常見的常見的MSIMSI二進(jìn)制譯碼器有二進(jìn)制譯碼器有2-42-4線線(2(2輸入輸入4 4輸出輸出) )譯碼器譯碼器、3-3-8 8線線(3(

26、3輸入輸入8 8輸出輸出) )譯碼器譯碼器和和4-164-16線線(4(4輸入輸入1616輸出輸出) )譯碼器譯碼器等。等。 圖圖(a)(a)、(b)(b)所示分別是所示分別是7413874138型型3-83-8線譯碼器的管腳排列圖線譯碼器的管腳排列圖和邏輯符號。和邏輯符號。 （2 2）典型芯片）典型芯片 圖中，圖中， A A2 2、A A1 1、A A0 0 - - 輸入端；輸入端； - - 輸出端；輸出端； - - 使能端。使能端。 70Y Y321S、S 、S第七章第七章 中規(guī)模通用集成電路及其應(yīng)用中規(guī)模通用集成電路及其應(yīng)用287413874138譯碼器真值表譯碼器真值表0 0 1 1

27、1 1 1 1 1 1 1 1 1 1 1 11 1 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 1 1 1 1 1 1 1 11 1 1 1 1 1 1 1 1 1 1 1 1 1 1 11 1 1 1

28、 1 1 1 1 1 0 0 0 01 0 0 0 01 0 0 0 11 0 0 0 11 0 0 1 01 0 0 1 01 0 0 1 1 1 0 0 1 1 1 0 1 0 0 1 0 1 0 0 1 0 1 0 1 1 0 1 0 1 1 0 1 1 0 1 0 1 1 0 1 0 1 1 1 1 0 1 1 1 0 d d d d 0 d d d d d 1 d d d d 1 d d d 輸輸 出出 輸輸 入入 S S1 1 A A2 2 A A1 1 A A0 0 32SS 0Y1Y2Y3Y4Y5Y6Y7Y 可見可見，當(dāng)，當(dāng) 時(shí)，無論時(shí)，無論A A2 2、A A1 1和和A A

29、0 0取何值，輸出取何值，輸出 中有且僅有一個(gè)為中有且僅有一個(gè)為0(0(低電平有效低電平有效) )，其余都是，其余都是1 1。 0Y7Y0SS , 1S321第七章第七章 中規(guī)模通用集成電路及其應(yīng)用中規(guī)模通用集成電路及其應(yīng)用29第七章第七章 中規(guī)模通用集成電路及其應(yīng)用中規(guī)模通用集成電路及其應(yīng)用302 2二二- -十進(jìn)制譯碼器十進(jìn)制譯碼器 功能：功能：將將4 4位位BCDBCD碼的碼的1010組代碼翻譯成組代碼翻譯成1010個(gè)十進(jìn)制數(shù)字符號對應(yīng)的輸出信號。個(gè)十進(jìn)制數(shù)字符號對應(yīng)的輸出信號。 例如，常用芯片例如，常用芯片74427442是一個(gè)將是一個(gè)將84218421碼轉(zhuǎn)換成十進(jìn)制數(shù)字的譯碼器，芯碼

30、轉(zhuǎn)換成十進(jìn)制數(shù)字的譯碼器，芯片引腳圖和邏輯符號如下。片引腳圖和邏輯符號如下。 該譯碼器的輸出為低電平有效。其次，對于該譯碼器的輸出為低電平有效。其次，對于84218421碼中不允許出現(xiàn)的碼中不允許出現(xiàn)的6 6個(gè)個(gè)非法碼非法碼(1010(10101111)1111)，譯碼器輸出端，譯碼器輸出端 均無低電平信號產(chǎn)生，即均無低電平信號產(chǎn)生，即譯碼器對這譯碼器對這6 6個(gè)非法碼拒絕翻譯。個(gè)非法碼拒絕翻譯。 0Y9Y第七章第七章 中規(guī)模通用集成電路及其應(yīng)用中規(guī)模通用集成電路及其應(yīng)用31 功能功能: :數(shù)字顯示譯碼器是驅(qū)動(dòng)顯示器件數(shù)字顯示譯碼器是驅(qū)動(dòng)顯示器件( (如熒光數(shù)碼管、如熒光數(shù)碼管、液晶數(shù)碼管等液

31、晶數(shù)碼管等) )的核心部件，它可以將輸入代碼轉(zhuǎn)換成相應(yīng)數(shù)的核心部件，它可以將輸入代碼轉(zhuǎn)換成相應(yīng)數(shù)字，并在數(shù)碼管上顯示出來。字，并在數(shù)碼管上顯示出來。 3 3數(shù)字顯示譯碼器數(shù)字顯示譯碼器 常用的數(shù)字顯示譯碼器常用的數(shù)字顯示譯碼器：七段數(shù)字七段數(shù)字顯示譯碼器和八段數(shù)顯示譯碼器和八段數(shù)字顯示譯碼器。字顯示譯碼器。 例如，中規(guī)模集成電路例如，中規(guī)模集成電路74LS4874LS48，是一種常用的七段顯示，是一種常用的七段顯示譯碼器，該譯碼器，該電路的輸出為低電平有效，即輸出為電路的輸出為低電平有效，即輸出為0 0時(shí)，對應(yīng)字時(shí)，對應(yīng)字段點(diǎn)亮；輸出為段點(diǎn)亮；輸出為1 1時(shí)對應(yīng)字段熄滅。該譯碼器能夠驅(qū)動(dòng)七段顯

32、時(shí)對應(yīng)字段熄滅。該譯碼器能夠驅(qū)動(dòng)七段顯示器顯示示器顯示0 01515共共1616個(gè)數(shù)字的字形。個(gè)數(shù)字的字形。輸入輸入A A3 3、A A2 2、A A1 1和和A A0 0接收接收4 4位二進(jìn)制碼，輸出位二進(jìn)制碼，輸出Q Qa a、Q Qb b、Q Qc c、Q Qd d、Q Qe e、Q Qf f和和Q Qg g分別驅(qū)動(dòng)七段分別驅(qū)動(dòng)七段顯示器的顯示器的a a、b b、c c、d d、e e、f f和和g g段。段。 ( (教材中給出的教材中給出的74LS4874LS48的輸出為高電平有效。的輸出為高電平有效。) )第七章第七章 中規(guī)模通用集成電路及其應(yīng)用中規(guī)模通用集成電路及其應(yīng)用32 七段譯

33、碼顯示原理圖如圖七段譯碼顯示原理圖如圖(a)(a)所示，圖所示，圖(b)(b)給出了七段給出了七段顯示筆畫與顯示筆畫與0 01515共共1616個(gè)數(shù)字的對應(yīng)關(guān)系。個(gè)數(shù)字的對應(yīng)關(guān)系。 第七章第七章 中規(guī)模通用集成電路及其應(yīng)用中規(guī)模通用集成電路及其應(yīng)用334.譯碼器應(yīng)用舉例譯碼器應(yīng)用舉例譯碼器在數(shù)字系統(tǒng)中的典型用途：譯碼器在數(shù)字系統(tǒng)中的典型用途：實(shí)現(xiàn)存儲器的地址譯碼、實(shí)現(xiàn)存儲器的地址譯碼、控制器中的指令譯碼、代碼翻譯、顯示譯碼控制器中的指令譯碼、代碼翻譯、顯示譯碼等，還可實(shí)現(xiàn)各種等，還可實(shí)現(xiàn)各種組合邏輯功能。組合邏輯功能。第七章第七章 中規(guī)模通用集成電路及其應(yīng)用中規(guī)模通用集成電路及其應(yīng)用34例例2

34、 2 用譯碼器用譯碼器7413874138和適當(dāng)?shù)呐c非門實(shí)現(xiàn)全減器的功能。和適當(dāng)?shù)呐c非門實(shí)現(xiàn)全減器的功能。全減器全減器：能實(shí)現(xiàn)對被減數(shù)、減數(shù)及來自相鄰低位的借位進(jìn)能實(shí)現(xiàn)對被減數(shù)、減數(shù)及來自相鄰低位的借位進(jìn)行減法運(yùn)算，產(chǎn)生本位差及向高位借位的邏輯電路。行減法運(yùn)算，產(chǎn)生本位差及向高位借位的邏輯電路。解解 令：令：被減數(shù)用被減數(shù)用A Ai i表示、減數(shù)用表示、減數(shù)用B Bi i表示、來自低位的借位表示、來自低位的借位用用G Gi-1i-1表示、差用表示、差用D Di i表示、向相鄰高位的借位用表示、向相鄰高位的借位用G Gi i表示?？驁D：表示?？驁D： 差差D Di i向高位向高位借位借位G Gi

35、i全全 減減 器器被減數(shù)被減數(shù)A Ai i減數(shù)減數(shù)B Bi i低位借位低位借位G Gi-1i-1第七章第七章 中規(guī)模通用集成電路及其應(yīng)用中規(guī)模通用集成電路及其應(yīng)用35全減器真值表全減器真值表 1 01 0 0 00 0 0 00 0 1 11 1 1 0 01 0 0 1 0 11 0 1 1 1 01 1 0 1 1 11 1 1 0 00 0 1 11 1 1 11 1 0 10 1 0 0 00 0 0 0 0 10 0 1 0 1 00 1 0 0 1 10 1 1 輸輸 出出 D Di i G Gi i 輸輸 入入 A Ai i B Bi i G Gi-1i-1 輸輸 出出 D Di

36、 i G Gi i 輸輸 入入 A Ai i B Bi i G Gi-1i-1 由真值表可寫出差數(shù)由真值表可寫出差數(shù)D Di i和借位和借位G Gi i的邏輯表達(dá)式為：的邏輯表達(dá)式為：742174211iiiimmmmmmmm)G,B,A(D732173211iiiimmmmmmmm)G,B,A(G根據(jù)全減器的功能，根據(jù)全減器的功能，可得到全減器的真值表如可得到全減器的真值表如下表所示。下表所示。 第七章第七章 中規(guī)模通用集成電路及其應(yīng)用中規(guī)模通用集成電路及其應(yīng)用36 全減器的輸入變量全減器的輸入變量A Ai i B Bi i G Gi-1i-1依次與譯碼器的輸入依次與譯碼器的輸入A A2 2

37、、A A1 1、A A0 0相連接，譯碼器使能輸入端接固定工作電平，可在譯碼器相連接，譯碼器使能輸入端接固定工作電平，可在譯碼器輸出端得到輸入變量的最小項(xiàng)之輸出端得到輸入變量的最小項(xiàng)之“非非”。根據(jù)全減器的輸出。根據(jù)全減器的輸出函數(shù)表達(dá)式，將相應(yīng)最小項(xiàng)的函數(shù)表達(dá)式，將相應(yīng)最小項(xiàng)的“非非”送至與非門輸入端，便送至與非門輸入端，便可實(shí)現(xiàn)全減器的功能?？蓪?shí)現(xiàn)全減器的功能。第七章第七章 中規(guī)模通用集成電路及其應(yīng)用中規(guī)模通用集成電路及其應(yīng)用37 例例3 3 用譯碼器和與非門實(shí)現(xiàn)邏輯函數(shù)用譯碼器和與非門實(shí)現(xiàn)邏輯函數(shù) F(A,B,C,D)=m(2,4,6,8,10,12,14) F(A,B,C,D)=m(2

38、,4,6,8,10,12,14) 解解 給定的邏輯函數(shù)有給定的邏輯函數(shù)有4 4個(gè)邏輯變量，顯然可采用上例個(gè)邏輯變量，顯然可采用上例類似的方法用一個(gè)類似的方法用一個(gè)4-164-16線的譯碼器和與非門實(shí)現(xiàn)。線的譯碼器和與非門實(shí)現(xiàn)。 能否用能否用3-83-8譯碼器實(shí)現(xiàn)呢？譯碼器實(shí)現(xiàn)呢？ 能！能！只要只要充分利用譯碼器的使能輸入端，充分利用譯碼器的使能輸入端，便可便可用用3-83-8線線譯碼器實(shí)現(xiàn)譯碼器實(shí)現(xiàn)4 4變量邏輯函數(shù)。變量邏輯函數(shù)。 方法方法：用譯碼器的一個(gè)使能端作為變量輸入端，將兩用譯碼器的一個(gè)使能端作為變量輸入端，將兩個(gè)個(gè)3-83-8線譯碼器擴(kuò)展成線譯碼器擴(kuò)展成4-164-16線譯碼器。線

39、譯碼器。具體如下：具體如下： （1 1）將給定函數(shù)變換為將給定函數(shù)變換為：1412108642),(mmmmmmmDCBAF第七章第七章 中規(guī)模通用集成電路及其應(yīng)用中規(guī)模通用集成電路及其應(yīng)用38 （2 2）將邏輯變量將邏輯變量B B、C C、D D分別接至片分別接至片和片和片的輸入端的輸入端A A2 2、A A1 1、A A0 0，邏輯變量，邏輯變量A A接至片接至片的使能端的使能端 和片和片的使能端的使能端S S1 1。 邏輯電路圖如邏輯電路圖如下下圖所示。圖所示。 2S第七章第七章 中規(guī)模通用集成電路及其應(yīng)用中規(guī)模通用集成電路及其應(yīng)用39類型：類型：編碼器按照被編信號的不同特點(diǎn)和要求，有各

40、編碼器按照被編信號的不同特點(diǎn)和要求，有各種不同的類型，最常見的有種不同的類型，最常見的有二二- -十進(jìn)制編碼器十進(jìn)制編碼器( (又稱十進(jìn)制又稱十進(jìn)制- -BCDBCD碼編碼器碼編碼器) )和和優(yōu)先編碼器優(yōu)先編碼器。 功能功能：編碼器的功能恰好與譯碼器相反，是對輸入信編碼器的功能恰好與譯碼器相反，是對輸入信號按一定規(guī)律進(jìn)行編排，使每組輸出代碼具有其特定的含號按一定規(guī)律進(jìn)行編排，使每組輸出代碼具有其特定的含義。義。 二、編碼器二、編碼器 1 1二二- -十進(jìn)制編碼器十進(jìn)制編碼器 (1) (1) 功能：功能：將十進(jìn)制數(shù)字將十進(jìn)制數(shù)字0 09 9分別編碼成分別編碼成4 4位位BCDBCD碼。碼。 第七

41、章第七章 中規(guī)模通用集成電路及其應(yīng)用中規(guī)模通用集成電路及其應(yīng)用40這種編碼器由這種編碼器由1010個(gè)輸入端代表個(gè)輸入端代表1010個(gè)不同數(shù)字，個(gè)不同數(shù)字，4 4個(gè)輸出個(gè)輸出端代表相應(yīng)端代表相應(yīng)BCDBCD代碼。結(jié)構(gòu)框圖如下代碼。結(jié)構(gòu)框圖如下： (2)(2)結(jié)構(gòu)框圖結(jié)構(gòu)框圖二十進(jìn)制編碼器二十進(jìn)制編碼器0 09 9BCDBCD碼碼 注意：注意：二二- -十進(jìn)制編十進(jìn)制編碼器的輸入信號是互斥的，碼器的輸入信號是互斥的，即任何時(shí)候只允許一個(gè)輸即任何時(shí)候只允許一個(gè)輸入端為有效信號。入端為有效信號。 最常見的有最常見的有84218421碼編碼器，例如，按鍵式碼編碼器，例如，按鍵式84218421碼編碼器碼

42、編碼器（詳見教材中有關(guān)內(nèi)容）。（詳見教材中有關(guān)內(nèi)容）。 第七章第七章 中規(guī)模通用集成電路及其應(yīng)用中規(guī)模通用集成電路及其應(yīng)用412 2優(yōu)先編碼器優(yōu)先編碼器(1) (1) 功能：功能：識別輸入信號的優(yōu)先級別，選中優(yōu)先級別識別輸入信號的優(yōu)先級別，選中優(yōu)先級別最高的一個(gè)進(jìn)行編碼，實(shí)現(xiàn)優(yōu)先權(quán)管理。最高的一個(gè)進(jìn)行編碼，實(shí)現(xiàn)優(yōu)先權(quán)管理。 優(yōu)先編碼器是數(shù)字系統(tǒng)中實(shí)現(xiàn)優(yōu)先權(quán)管理的一個(gè)重要優(yōu)先編碼器是數(shù)字系統(tǒng)中實(shí)現(xiàn)優(yōu)先權(quán)管理的一個(gè)重要邏輯部件。它與上述二邏輯部件。它與上述二- -十進(jìn)制編碼器的最大區(qū)別是，十進(jìn)制編碼器的最大區(qū)別是，優(yōu)先優(yōu)先編碼器的各個(gè)輸入不是互斥的，它允許多個(gè)輸入端同時(shí)為編碼器的各個(gè)輸入不是互斥的

43、，它允許多個(gè)輸入端同時(shí)為有效信號。有效信號。優(yōu)先編碼器的每個(gè)輸入具有不同的優(yōu)先級別，當(dāng)多個(gè)優(yōu)先編碼器的每個(gè)輸入具有不同的優(yōu)先級別，當(dāng)多個(gè)輸入信號有效時(shí)，它能識別輸入信號的優(yōu)先級別，并對其輸入信號有效時(shí)，它能識別輸入信號的優(yōu)先級別，并對其中優(yōu)先級別最高的一個(gè)進(jìn)行編碼，產(chǎn)生相應(yīng)的輸出代碼。中優(yōu)先級別最高的一個(gè)進(jìn)行編碼，產(chǎn)生相應(yīng)的輸出代碼。 (2) (2)典型芯片：典型芯片：MSIMSI優(yōu)先編碼器優(yōu)先編碼器74LS14874LS148 。第七章第七章 中規(guī)模通用集成電路及其應(yīng)用中規(guī)模通用集成電路及其應(yīng)用42 圖中，圖中，I I0 0I I7 7為為8 8個(gè)輸入端，個(gè)輸入端，Q QA A、Q QB B

44、和和Q QC C為為3 3位二進(jìn)制碼輸出，因此，稱它為位二進(jìn)制碼輸出，因此，稱它為8-38-3線優(yōu)先編碼器，線優(yōu)先編碼器， 圖圖 (a)(a)、(b)(b)所示為常見所示為常見MSIMSI優(yōu)先編優(yōu)先編碼器碼器74LS14874LS148的管腳排列圖和邏輯符號。的管腳排列圖和邏輯符號。 外部特性：外部特性： 輸入輸入I I0 0I I7 7和輸出和輸出Q QA A、Q QB B、Q QC C的的有效工作電平均為低電平有效工作電平均為低電平。 在在I I0 0I I7 7輸入端中，下角標(biāo)號輸入端中，下角標(biāo)號碼越大的優(yōu)先級越高碼越大的優(yōu)先級越高。 該芯片各引腳都是低電平有效第七章第七章 中規(guī)模通用集

45、成電路及其應(yīng)用中規(guī)模通用集成電路及其應(yīng)用43 I IS S為工作狀態(tài)選擇端為工作狀態(tài)選擇端( (或稱或稱允許輸入端允許輸入端) )，當(dāng)，當(dāng)I IS S = 0= 0時(shí)，時(shí)，編碼器工作，反之不進(jìn)行編碼編碼器工作，反之不進(jìn)行編碼工作；工作；O OS S為允許輸出端，為允許輸出端，當(dāng)允許編碼當(dāng)允許編碼( (即即I IS S=0)=0)而無信號輸入時(shí)，而無信號輸入時(shí)，O OS S為為0 0。O OEXEX為編碼群輸出端，為編碼群輸出端，允許編允許編碼且有信號輸入碼且有信號輸入( (即即I I0 0I I7 7中中至少有一個(gè)為至少有一個(gè)為0)0)時(shí)，時(shí)，O OEXEX才為才為0 0。該芯片各引腳都是低電

46、平有效第七章第七章 中規(guī)模通用集成電路及其應(yīng)用中規(guī)模通用集成電路及其應(yīng)用4474LS148真值表 1 1 1 1 1 1 1 1 1 0 0 0 0 0 1 0 0 1 0 1 0 1 0 0 1 0 1 1 0 1 1 0 0 0 1 1 0 1 0 1 1 1 0 0 1 1 1 1 0 1 1 d d d d d d d d 0 1 1 1 1 1 1 1 1 0 d d d d d d d 0 0 d d d d d d 0 1 0 d d d d d 0 1 1 0 d d d d 0 1 1 1 0 d d d 0 1 1 1 1 0 d d 0 1 1 1 1 1 0 d 0 1

47、 1 1 1 1 1 0 0 1 1 1 1 1 1 1 輸 出 QC QB QA OEX OS 輸 入 IS I0 I1 I2 I3 I4 I5 I6 I7 第七章第七章 中規(guī)模通用集成電路及其應(yīng)用中規(guī)模通用集成電路及其應(yīng)用45 解解 設(shè)設(shè)： I IZ15Z15I IZ0Z0-為為1616個(gè)不同的中斷請求信號，下個(gè)不同的中斷請求信號，下 標(biāo)碼越大，優(yōu)先級別越高標(biāo)碼越大，優(yōu)先級別越高； Q QZDZDQ QZCZCQ QZBZBQ QZAZA-為中斷請求信號的編碼輸出，為中斷請求信號的編碼輸出， 輸入和輸出均為低電平有效輸入和輸出均為低電平有效； I IZSZS-為允許輸入端為允許輸入端； O

48、 OZS ZS -為允許輸出端為允許輸出端； O OZEXZEX-為編碼群輸出端。為編碼群輸出端。 例例 用優(yōu)先編碼器用優(yōu)先編碼器74LS14874LS148設(shè)計(jì)一個(gè)能裁決設(shè)計(jì)一個(gè)能裁決1616級不同中級不同中斷請求的中斷優(yōu)先編碼器。斷請求的中斷優(yōu)先編碼器。 3 3應(yīng)用舉例應(yīng)用舉例 第七章第七章 中規(guī)模通用集成電路及其應(yīng)用中規(guī)模通用集成電路及其應(yīng)用46 圖中，中斷優(yōu)先編碼器的允許圖中，中斷優(yōu)先編碼器的允許輸入端輸入端I IZSZS接片接片的的I IS S端。端。I IZSZS為為0 0時(shí)，時(shí)，片片處于工作狀態(tài)。處于工作狀態(tài)。 若若I IZ15Z15I IZ8Z8中有中斷請求信號，中有中斷請求信

49、號，則輸出則輸出O OS S為為1 1，O OEXEX為為0 0，O OS S接到片接到片的的I IS S端，使片端，使片不工作，其輸出均不工作，其輸出均為為1 1，實(shí)現(xiàn)對實(shí)現(xiàn)對I IZ15Z15I IZ8Z8中優(yōu)先級最高中優(yōu)先級最高中斷請求信號進(jìn)行編碼；中斷請求信號進(jìn)行編碼； 若若I IZ15Z15I IZ8Z8中無中斷請求信號，中無中斷請求信號，則片則片的的O OEXEX( (即即Q QZDZD) )及及Q QC C、Q QB B、Q QA A均均為為1 1，O OS S為為0 0，使片，使片的的I IS S為為0 0，片，片處于工作狀態(tài)，實(shí)現(xiàn)對處于工作狀態(tài)，實(shí)現(xiàn)對I IZ7Z7I IZ0

50、Z0中優(yōu)中優(yōu)先級最高中斷請求信號編碼。先級最高中斷請求信號編碼。第七章第七章 中規(guī)模通用集成電路及其應(yīng)用中規(guī)模通用集成電路及其應(yīng)用477.1.3 7.1.3 多路選擇器和多路分配器多路選擇器和多路分配器 多路選擇器和多路分配器基本功能多路選擇器和多路分配器基本功能: : 完成完成對多路數(shù)據(jù)的選擇與分配對多路數(shù)據(jù)的選擇與分配、在公共傳輸線上實(shí)現(xiàn)、在公共傳輸線上實(shí)現(xiàn)多路數(shù)據(jù)的分時(shí)傳送多路數(shù)據(jù)的分時(shí)傳送。完成。完成數(shù)據(jù)的并串轉(zhuǎn)數(shù)據(jù)的并串轉(zhuǎn)換、換、序列信號產(chǎn)序列信號產(chǎn)生生等多種邏輯功能以及等多種邏輯功能以及實(shí)現(xiàn)各種邏輯函數(shù)實(shí)現(xiàn)各種邏輯函數(shù)功能。功能。多路選擇器多路選擇器( (Multiplexer)M

51、ultiplexer)又稱數(shù)據(jù)選擇器或多路開關(guān)，又稱數(shù)據(jù)選擇器或多路開關(guān)，常用常用MUX表示。它是一種表示。它是一種多路輸入、單路輸出的組合邏輯多路輸入、單路輸出的組合邏輯電路。電路。 一、多路選擇器一、多路選擇器 第七章第七章 中規(guī)模通用集成電路及其應(yīng)用中規(guī)模通用集成電路及其應(yīng)用481 1邏輯特性邏輯特性 (1) (1) 邏輯功能：邏輯功能：從多路輸入中選中某一路送至輸出端，從多路輸入中選中某一路送至輸出端，輸出對輸入的選擇受選擇控制量輸出對輸入的選擇受選擇控制量控制。通常，一個(gè)具有控制。通常，一個(gè)具有2 2n n路路輸入和一路輸出的多路選擇器有輸入和一路輸出的多路選擇器有n n個(gè)選擇控制變

52、量，控制變個(gè)選擇控制變量，控制變量的每種取值組合對應(yīng)選中一路輸入送至輸出。量的每種取值組合對應(yīng)選中一路輸入送至輸出。 (2) (2) 構(gòu)成思想構(gòu)成思想 多路選擇器的構(gòu)成思想相當(dāng)于一個(gè)單刀多擲開關(guān)，即多路選擇器的構(gòu)成思想相當(dāng)于一個(gè)單刀多擲開關(guān)，即輸入輸入 輸出輸出 第七章第七章 中規(guī)模通用集成電路及其應(yīng)用中規(guī)模通用集成電路及其應(yīng)用492 2典型芯片典型芯片 常見的常見的MSIMSI多路選擇器有多路選擇器有4 4路選擇器、路選擇器、8 8路選擇器和路選擇器和1616路選路選擇器。擇器。 (1) (1) 四路數(shù)據(jù)選擇器四路數(shù)據(jù)選擇器7415374153 圖圖(a)(a)、(b)(b)是型號為是型號為

53、7415374153的雙的雙4 4路選擇器的管腳排列圖路選擇器的管腳排列圖和邏輯符號。該芯片中有兩個(gè)和邏輯符號。該芯片中有兩個(gè)4 4路選擇器。其中，路選擇器。其中，D D0 0D D3 3為數(shù)為數(shù)據(jù)輸入端；據(jù)輸入端；A A1 1、A A0 0為選擇控制端；為選擇控制端；Y Y為輸出端；為輸出端；G G為使能端。為使能端。 第七章第七章 中規(guī)模通用集成電路及其應(yīng)用中規(guī)模通用集成電路及其應(yīng)用50(2)(2)四路數(shù)據(jù)選擇器四路數(shù)據(jù)選擇器7415374153的功能表的功能表 7415374153的的功能表功能表 D D0 0 D D1 1 D D2 2 D D3 3 D D0 0 d d d d d

54、dd Dd D1 1 d d d d d d Dd d D2 2 d d d d d Dd d d D3 3 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1 輸輸 出出 Y Y 數(shù)數(shù) 據(jù)據(jù) 輸輸 入入 D D0 0 D D1 1 D D2 2 D D3 3 選擇控制輸入選擇控制輸入 A A1 1 A A (3) 74153(3) 74153的輸出函數(shù)表達(dá)式的輸出函數(shù)表達(dá)式 30301201101001YiiiDmDAADAADAADAA 式中，式中，m mi i為選擇變量為選擇變量A A1 1、A A0 0組成的最小項(xiàng)，組成的最小項(xiàng)，D Di i為為i i端的輸入數(shù)據(jù)，端的輸入

55、數(shù)據(jù)，取值等于取值等于0 0或或1 1。 第七章第七章 中規(guī)模通用集成電路及其應(yīng)用中規(guī)模通用集成電路及其應(yīng)用51 類似地，可以寫出類似地，可以寫出2 2n n路選擇器的輸出表達(dá)式路選擇器的輸出表達(dá)式為為 120YniiiDm 式中，式中，m mi i為選擇控制變量為選擇控制變量A An-1n-1，A An-2n-2，A A1 1，A A0 0組成的最組成的最小項(xiàng)；小項(xiàng)；D Di i為為2 2n n路輸入中的第路輸入中的第i i路數(shù)據(jù)輸入，取值路數(shù)據(jù)輸入，取值0 0或或1 1。 3 3應(yīng)用舉例應(yīng)用舉例 多路選擇器除完成對多路數(shù)據(jù)進(jìn)行選擇的基本功能外，多路選擇器除完成對多路數(shù)據(jù)進(jìn)行選擇的基本功能外

56、，在邏輯設(shè)計(jì)中主要用來實(shí)現(xiàn)各種邏輯函數(shù)功能。在邏輯設(shè)計(jì)中主要用來實(shí)現(xiàn)各種邏輯函數(shù)功能。 第七章第七章 中規(guī)模通用集成電路及其應(yīng)用中規(guī)模通用集成電路及其應(yīng)用52(1) (1) 用具有用具有n n個(gè)選擇變量的多路選擇器實(shí)現(xiàn)個(gè)選擇變量的多路選擇器實(shí)現(xiàn)n n個(gè)變量函數(shù)個(gè)變量函數(shù) 例例1 1 用多路選擇器實(shí)現(xiàn)以下邏輯函數(shù)的功能：用多路選擇器實(shí)現(xiàn)以下邏輯函數(shù)的功能： F(A,B,C)=m(2,3,5,6) F(A,B,C)=m(2,3,5,6) 解解 由于給定函數(shù)為一個(gè)三變量函數(shù)故可采用由于給定函數(shù)為一個(gè)三變量函數(shù)故可采用8 8路數(shù)據(jù)選路數(shù)據(jù)選擇器實(shí)現(xiàn)其功能，假定采用擇器實(shí)現(xiàn)其功能，假定采用8 8路數(shù)據(jù)選

57、擇器路數(shù)據(jù)選擇器7415274152實(shí)現(xiàn)。實(shí)現(xiàn)。 方案：方案：將變量將變量A A、B B、C C依次作為依次作為8 8路數(shù)據(jù)選擇器的路數(shù)據(jù)選擇器的選擇變選擇變量，令量，令8 8路數(shù)據(jù)選擇器的路數(shù)據(jù)選擇器的 D D0 0=D=D1 1=D=D4 4=D=D7 7=0=0，而，而D D2 2=D=D3 3=D=D5 5=D=D6 6=1=1即即可?？?。第七章第七章 中規(guī)模通用集成電路及其應(yīng)用中規(guī)模通用集成電路及其應(yīng)用53用用8 8路選擇器實(shí)現(xiàn)給定函數(shù)的邏輯電路圖，如下圖所示。路選擇器實(shí)現(xiàn)給定函數(shù)的邏輯電路圖，如下圖所示。 上述方案給出了用具有上述方案給出了用具有n n個(gè)選擇控制變量的多路選擇器實(shí)個(gè)

58、選擇控制變量的多路選擇器實(shí)現(xiàn)現(xiàn)n n個(gè)變量函數(shù)的一般方法。該方法可通過比較個(gè)變量函數(shù)的一般方法。該方法可通過比較8 8路數(shù)據(jù)選擇器路數(shù)據(jù)選擇器的輸出表達(dá)式和給定函數(shù)表達(dá)式得到驗(yàn)證。的輸出表達(dá)式和給定函數(shù)表達(dá)式得到驗(yàn)證。第七章第七章 中規(guī)模通用集成電路及其應(yīng)用中規(guī)模通用集成電路及其應(yīng)用54 邏輯函數(shù)邏輯函數(shù)F F的表達(dá)式為的表達(dá)式為 : : 比 較 上 述 兩 個(gè) 表 達(dá) 式 可 知 ： 要 使比 較 上 述 兩 個(gè) 表 達(dá) 式 可 知 ： 要 使 W = FW = F ， 只 需 令， 只 需 令A(yù) A2 2=A,A=A,A1 1=B,A=B,A0 0=C=C且且D D0 0=D=D1 1=D

59、=D4 4=D=D7 7=0=0，而，而D D2 2=D=D3 3=D=D5 5=D=D6 6=1=1即可。即可。八路數(shù)據(jù)選擇器的輸出函數(shù)表達(dá)式為八路數(shù)據(jù)選擇器的輸出函數(shù)表達(dá)式為：0126012501240123012201210120012AAADAAADAAADAAADAAADAAADAAADAAAWCABCBABCACBACBAF),(第七章第七章 中規(guī)模通用集成電路及其應(yīng)用中規(guī)模通用集成電路及其應(yīng)用55 (2) (2)用具有用具有n n個(gè)選擇控制變量的多路選擇器實(shí)現(xiàn)個(gè)選擇控制變量的多路選擇器實(shí)現(xiàn)n+1n+1個(gè)變個(gè)變量的函數(shù)量的函數(shù) 一般方法：一般方法：從函數(shù)的n+1個(gè)變量中任選n個(gè)作為

60、MUX的選擇控制變量，并根據(jù)所選定的選擇控制變量將函數(shù)變換成的形式 ，以確定各數(shù)據(jù)輸入Di。假定剩余變量為X，則Di的取值只可能是0、1、X或 X 四者之一。 X120niiiDmW第七章第七章 中規(guī)模通用集成電路及其應(yīng)用中規(guī)模通用集成電路及其應(yīng)用56 例例2 2 假定采用假定采用4 4路數(shù)據(jù)選擇器實(shí)現(xiàn)邏輯函數(shù)路數(shù)據(jù)選擇器實(shí)現(xiàn)邏輯函數(shù) F(A,B,C)=m(2,3,5,6) F(A,B,C)=m(2,3,5,6) 解解 首先從函數(shù)的首先從函數(shù)的3 3個(gè)變量中任選個(gè)變量中任選2 2個(gè)作為選擇控制變量，個(gè)作為選擇控制變量，然后再確定選擇器的數(shù)據(jù)輸入。然后再確定選擇器的數(shù)據(jù)輸入。 假定選假定選A A