第12章組合邏輯電路分析與設計

1、第十二章第十二章 組合邏輯電路分析與設計組合邏輯電路分析與設計確定確定Y = Y2 Y3= A AB B AB.A B.A B.A. .A BBY1.AB&YY3Y2.反演律反演律反演律反演律ABABABY001 100111001=A B.A B.Y = AB AB .AB.BAYA B = AB +AB=A B =1ABY邏輯符號邏輯符號=A BABY001 100100111Y&1.BA&C101AA=AC +BCY=AC BC 設：設：C=1封鎖封鎖打開打開選通選通A信號信號Y&1.BA&C001設：設：C=0選通選通B信號信號B=AC +BCY=AC BC練習：分析該電路的邏輯功能&

2、1ABCLP&1ABCLP練習：分析該電路的邏輯功能解：第一步第一步：由邏輯圖逐級寫出表達式第二步第二步：化簡與變換第三步第三步：由表達式列出真值表ABCP CPBPAPL ABCCABCBABCA CBAABCCBAABCCBAABCL )( 第四步第四步：分析邏輯功能 當A、B、C三個變量不一致時，輸出為“1”，所以這個電路稱為“不一致電路”。0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1A B C01111110 L 真值表真值表2 加法器加法器0 0 0 0 11+10101010不考慮低位不考慮低位來的進位來的進位半加器實現(xiàn)半加器實現(xiàn)全加器實現(xiàn)全加器

3、實現(xiàn)A B S C0 0 0 00 1 1 01 0 1 01 1 0 1BABABAS.ABSCABC 輸入輸入-1表示低位來的進位表示低位來的進位AiBiCi-1SiCi1iii1iii1iii1iiiiCBACBACBACBAS1iii1iii1iii1iiiiCBACBACBACBAC1ii1iiiiCACBBA1iiiCBA0 0 0 0 00 0 1 1 00 1 0 1 00 1 1 0 1 0 0 01 0 1 0 1 1 0 0 1 1 1 1 11ii1iiiiiCACBBAC1iiiiCBAS&=11CiSi&如何利用半加器構成全加器？1BiAiCi-1SiCICOB3A

4、3C3 3C4 4S3CICOB2A2C2 2C3S2CICOB1A1C1C2S1CICOB0A0C0 0=0=0C1S0串行進位并行加法器串行進位并行加法器例：用4個全加器實現(xiàn)兩個4位二進制加法器 n 位二進制代碼有位二進制代碼有 2n 種組合，可以表示種組合，可以表示 2n 個信息。個信息。 0 0 01 0 0I0I1I2I3I5I6I輸入輸入輸輸 出出Y2 Y1 Y0Y2 = I4 + I5 + I6 +I7 = I4 I5 I6 I7.= I4+ I5+ I6+ I7Y1 = I2+I3+I6+I7 = I2 I3 I6 I7. . .= I2 + I3 + I6+ I7Y0 = I

5、1+ I3+ I5+ I7 = I1 I3 I5 I7.= I1 + I3+ I5 + I710000000111I7I6I5I4I3I1I2Y2Y1Y0Y2 Y1 Y0 YS YEXI0 I1 I2 I3 I4 I5 I6 I7S1 1 1 1 11 1 1 0 10 0 0 1 00 0 1 1 00 1 0 1 00 1 1 1 01 0 0 1 01 0 1 1 01 1 0 1 01 1 1 1 0 x x x x x x x x1 1 1 1 1 1 1 1x x x x x x x 0 x x x x x x 0 1x x x x x 0 1 1x x x x 0 1 1 1x

6、x x 0 1 1 1 1x x 0 1 1 1 1 1x 0 1 1 1 1 1 10 1 1 1 1 1 1 11000000000輸輸 出出輸輸 入入74LS148功能表功能表的狀態(tài)加以區(qū)分和，用種出現(xiàn)作用有信號，其他輸入不起，一旦優(yōu)先級高的輸入到優(yōu)先級是時，輸入不起作用。EXSYYYYYIIS1113101207反碼輸出 Ys YEX Y0 Y1 Y2 G2 G3 G1 I0 I1 I2 I3 I4 I5 I6 I7 S&1&1&1&111111111111SIIIIIIIIIIYSIIIIIIIIYSIIIIY7656436421076543542176542GND Y Y ST I

7、 I I I12765400123EXSCCY I I I I Y YU16 15 14 13 12 11 10 91 2 3 4 5 6 7 874LS148管腳圖例如，計算機中訪問某個地址或者訪問某個外設，首先是經過譯碼，找到被訪問的設備和地址，然后再根據(jù)具體要求完成相應操作。兩個輸入量二進制譯碼電路S SB m0 B m0A A m1 m1 m2 m2 m3 m3&11&111 輸輸 入入A B CY0 Y1 Y2 Y3 Y4 Y5 Y6 Y70 0 0 1 0 0 0 0 0 0 00 0 1 0 1 0 0 0 0 0 00 1 0 0 0 1 0 0 0 0 00 1 1 0 0

8、0 1 0 0 0 01 0 0 0 0 0 0 1 0 0 01 0 1 0 0 0 0 0 1 0 01 1 0 0 0 0 0 0 0 1 01 1 1 0 0 0 0 0 0 0 1輸輸 出出Y0=A B CY1=A B CY2=A B CY3=A B CY7=A B CY4=A BCY6=A B CY5=A B CCBA111&Y0Y1Y2Y3Y4Y5Y6Y70 1 11 0 010000000AABBCC標準譯碼器74LS138電路分析。74LS138是3-8譯碼器，電路如圖所示。 G0 Y0 G1 Y1S1 G2S2 Y2S3 GS G3 Y3 G4 Y4 G5 A0 Y5 G6

9、 A1 Y6 G7 A2 Y7&1111&11&17012760126501254012430123201221012100120mAAAYmAAAYmAAAYmAAAYmAAAYmAAAYmAAAYmAAAY1 1 1 1 1 1 1 11 1 1 1 1 1 1 10 1 1 1 1 1 1 11 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 1 0 x x xx x x0 0 00 0 10 1 00 1 11 0 01 0 11 1

10、01 1 1x1000000000 x11111111Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7A2 A1 A0S2+S3S1輸輸 出出輸輸 入入3-8譯碼器功能表譯碼器功能表。輸出端被封鎖在高電平譯碼器被禁止，所有的正常工作狀態(tài)。否則，處于輸出為高電平，譯碼器時，是附加控制端，當和、sGSSSSSS013213210AS2-42-4線譯碼器線譯碼器ABCD0Y1Y2Y時時，當當 0 S3Y1AAEBECEDE +Ucc(5V) R2 R5 R1 UC2 T3 T4 F A T2 B T1E T5 D R3 R4&YEBA邏輯符號邏輯符號 0 高阻高阻0 0 1 1 0 1 1 1 1 0

11、 1 11 1 1 0ABEY1E0EABY 功能表功能表總線總線時時，當當 0 S00總線總線0AS2-42-4線譯碼器線譯碼器ABCDAEBECEDE0Y1Y2Y3Y1A脫離總線脫離總線數(shù)據(jù)數(shù)據(jù)二二 十十進進制制代代碼碼gfedcba （ 由七段發(fā)光二極管構成由七段發(fā)光二極管構成例：例： 共陰極接法共陰極接法a b c d e f g 0 1 1 0 0 0 01 1 0 1 1 0 1低低電電平平時時發(fā)發(fā)光光高高電電平平時時發(fā)發(fā)光光共陽極接法共陽極接法abcgdefdgfecbagfedcba共陰極接法共陰極接法abcdefgQ3 Q2Q1Q0agfedcb譯譯碼碼器器二二 十十進進制制

12、代代碼碼100101111117個個4位位gfedcbaQ3 Q2 Q1 Q0a b c d e f g 0 0 0 0 1 1 1 1 1 1 0 00 0 0 1 0 1 1 0 0 0 0 10 0 1 0 1 1 0 1 1 0 1 20 0 1 1 1 1 1 1 0 0 1 30 1 0 0 0 1 1 0 0 1 1 40 1 0 1 1 0 1 1 0 1 1 50 1 1 0 1 0 1 1 1 1 1 60 1 1 1 1 1 1 0 0 0 0 71 0 0 0 1 1 1 1 1 1 1 81 0 0 1 1 1 1 1 0 1 1 9BS204A0A1A2A3CT74

13、LS247CT74LS247+5V來來自自計計數(shù)數(shù)器器七段譯碼器和數(shù)碼管的連接圖七段譯碼器和數(shù)碼管的連接圖5107abcdefgRBI BI LTA11A22LT3BI4RBI5A36A07GND8911101213141516+UCCCT 74LS247CT74LS247型譯碼型譯碼器的外引線排列圖器的外引線排列圖abcdefg例例: :試用與非門設計一個三變量表決器。試用與非門設計一個三變量表決器。A A、B B、C C三者中多數(shù)同意，三者中多數(shù)同意，提案通過，否則提案不被通過。提案通過，否則提案不被通過。解：方案一：同意用解：方案一：同意用1 1表示，不同意用表示，不同意用0 0表示；通

14、過用表示；通過用1 1表示，不表示，不通過用通過用0 0表示。表示。A B CA B CF F0 0 00 0 00 0 10 0 10 1 00 1 00 1 10 1 11 0 01 0 01 0 11 0 11 1 01 1 01 1 11 1 10 00 00 01 10 01 11 11 1FABBCCAAB BC CAA AB BB BC CC CA AF F& & & & &FABBCCAAB BC CAn方案二：同意用方案二：同意用0 0表示，不同意用表示，不同意用1 1表示；通過用表示；通過用1 1表表示，不通過用示，不通過用0 0表示。表示。練習：練習：用與非門設計一個舉重

15、裁判表決電路。設舉重比賽有用與非門設計一個舉重裁判表決電路。設舉重比賽有3 3個裁判，一個主裁判和兩個副裁判。杠鈴完全舉上的裁決由個裁判，一個主裁判和兩個副裁判。杠鈴完全舉上的裁決由每一個裁判按一下自己面前的按鈕來確定。只有當兩個或兩每一個裁判按一下自己面前的按鈕來確定。只有當兩個或兩個以上裁判判明成功，并且其中有一個為主裁判時，表明成個以上裁判判明成功，并且其中有一個為主裁判時，表明成功的燈才亮。功的燈才亮。解：解：第一步第一步：分析要求：分析要求 設主裁判為變量設主裁判為變量A A，副裁判分別為，副裁判分別為B B和和C C；表示成功與；表示成功與否的燈為否的燈為Y Y，根據(jù)邏輯要求列出真

16、值表。，根據(jù)邏輯要求列出真值表。 第二步第二步：列真值表：列真值表 第三步第三步：寫出邏輯表達式并化簡。：寫出邏輯表達式并化簡。ABCCABCBAmmmY765ACABY第四步第四步：畫邏輯圖：畫邏輯圖0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1A B C00000111 L 真值表真值表注注將化簡后的與或邏輯表達式將化簡后的與或邏輯表達式轉換為與非形式轉換為與非形式 交通信號燈在正常情況下，交通信號燈在正常情況下，(R)亮亮停車，停車，(Y)亮亮準備，準備，(G)亮亮通行。正通行。正常時，只有一個燈亮。如果燈全不亮或全亮或常時，只有一個燈亮。如果燈全不亮或

17、全亮或兩個燈同時亮，都是故障。兩個燈同時亮，都是故障。輸入信號三個，輸出信號一個輸入信號三個，輸出信號一個 (RYGGRYGYRYGRGYRFRYGRYGGYRFYGG)R(YGYRRGG)R(YGYRF 0 0 0 1 G 0 0 1 00 1 0 00 1 1 11 0 0 01 0 1 11 1 0 11 1 1 1FGYR&11&11ABC BABABAGiiiiiiiiBAL Ai Bi Li Gi Mi0 0 0 1 0 0 1 0 0 1 1 0 1 0 0 1 1 0 1 0 iiiBAM ABC 1&1112.3 組合邏輯電路的競爭組合邏輯電路的競爭-冒險冒險n一個門電路只要

18、有兩個輸入信號同時向相反一個門電路只要有兩個輸入信號同時向相反方向變化方向變化(即由即由01變?yōu)樽優(yōu)?10,或者相反或者相反),其輸出其輸出端就可能產生干擾脈沖。端就可能產生干擾脈沖。邊沿不陡競爭產生尖脈沖邊沿不陡競爭產生尖脈沖FABFABt1t2VTVT1、競爭、競爭-冒險及其成因冒險及其成因n競爭：競爭：門電路的兩個輸入端同時向相反的邏輯門電路的兩個輸入端同時向相反的邏輯電平變化的現(xiàn)象稱為競爭。電平變化的現(xiàn)象稱為競爭。n冒險：冒險：由于競爭，電路的輸出端就可能出現(xiàn)暫由于競爭，電路的輸出端就可能出現(xiàn)暫短的錯誤輸出，即出現(xiàn)了不應有的窄脈沖或稱短的錯誤輸出，即出現(xiàn)了不應有的窄脈沖或稱尖峰脈沖，這種現(xiàn)象稱為冒險。尖峰脈沖，這種現(xiàn)象稱為冒險。 n冒險的危害冒險的危害在于它可能使后