數(shù)字系統(tǒng)與VHDL程序設(shè)計(jì)語(yǔ)言001

1、 課程簡(jiǎn)介課程簡(jiǎn)介數(shù)字系統(tǒng)與數(shù)字系統(tǒng)與VHDL程序設(shè)計(jì)語(yǔ)言程序設(shè)計(jì)語(yǔ)言引例引例 ：VHDL原理原理 ：可可 編編程程 邏邏輯輯 器器件件串串行行口口目目 標(biāo)標(biāo)器器 件件接接 口口軟軟 件件 編編 程程牛牛自自 動(dòng)動(dòng) 生生 產(chǎn)產(chǎn) 線線牛牛罐罐頭頭酸酸辣辣味味兒兒五五香香味味兒兒麻麻辣辣味味兒兒計(jì)計(jì)算算機(jī)機(jī)控控制制系系統(tǒng)統(tǒng) VHDL語(yǔ)言語(yǔ)言非常高速硬件描述語(yǔ)言非常高速硬件描述語(yǔ)言, 也就是一種硬件也就是一種硬件(數(shù)字電路數(shù)字電路)設(shè)計(jì)語(yǔ)設(shè)計(jì)語(yǔ)言言. 其其最大特點(diǎn)最大特點(diǎn)是對(duì)電路的行為與結(jié)構(gòu)進(jìn)行高度抽象化規(guī)范是對(duì)電路的行為與結(jié)構(gòu)進(jìn)行高度抽象化規(guī)范化，并對(duì)設(shè)計(jì)進(jìn)行模擬驗(yàn)證與綜合優(yōu)化，使分析和設(shè)計(jì)高化，

2、并對(duì)設(shè)計(jì)進(jìn)行模擬驗(yàn)證與綜合優(yōu)化，使分析和設(shè)計(jì)高度自動(dòng)化。度自動(dòng)化。 支持支持VHDL語(yǔ)言的軟件平臺(tái)語(yǔ)言的軟件平臺(tái)Max+PlusII 由軟件設(shè)計(jì)到硬件實(shí)現(xiàn)之間的媒介由軟件設(shè)計(jì)到硬件實(shí)現(xiàn)之間的媒介CPLD / FPGA (可編程器件可編程器件)在在Max+PlusII編寫(xiě)編寫(xiě)VHDL程序程序存盤(pán)存盤(pán)(文件名為實(shí)體名文件名為實(shí)體名,后綴為后綴為 .VHD)編譯編譯 軟件仿真軟件仿真管腳安排管腳安排下載下載 由由軟軟件件設(shè)設(shè)計(jì)計(jì)到到硬硬件件實(shí)實(shí)現(xiàn)現(xiàn)的的流流程程 基本順序語(yǔ)句基本順序語(yǔ)句（1）Process語(yǔ)句語(yǔ)句（2）If-Else語(yǔ)句語(yǔ)句（3）Case-When語(yǔ)句語(yǔ)句（4）Null語(yǔ)句語(yǔ)句（5）

3、Wait until語(yǔ)句語(yǔ)句（6）變量賦值語(yǔ)句）變量賦值語(yǔ)句（7）For-Loop語(yǔ)句語(yǔ)句（8）過(guò)程調(diào)用語(yǔ)句）過(guò)程調(diào)用語(yǔ)句 基本的并行語(yǔ)句基本的并行語(yǔ)句（1）直接賦值語(yǔ)句）直接賦值語(yǔ)句（2） Process語(yǔ)句語(yǔ)句（3）When-Else（4）With-Select-When（5）元件例化語(yǔ)句）元件例化語(yǔ)句（6）For-Generate常用數(shù)字電路回顧常用數(shù)字電路回顧（1）編碼器 A A7 7A A6 6A A5 5A A4 4A A3 3A A2 2A A1 1A A0 0E EN NY Y2 2Y Y1 1Y Y0 08 X 38 X 3編碼器輸入輸入信號(hào)信號(hào)輸出輸出信號(hào)信號(hào)使能端口使能端

4、口注：注：EN為為1時(shí)編碼器工作時(shí)編碼器工作000100000001000100000001000100000110000100000010000100010100000100011000000101110000000101201234567YYYAAAAAAAA000100000001000100000001000100000110000100000010000100010100000100011000000101110000000101201234567YYYAAAAAAAA0001000000010001000000010001000001100001000000100001000101

5、00000100011000000101110000000101201234567YYYAAAAAAAA000100000001000100000001000100000110000100000010000100010100000100011000000101110000000101201234567YYYAAAAAAAA000100000001000100000001000100000110000100000010000100010100000100011000000101110000000101201234567YYYAAAAAAAA0001000000010001000000010001

6、00000110000100000010000100010100000100011000000101110000000101201234567YYYAAAAAAAA舉例舉例參看參看EWB輔助電路輔助電路（2）譯碼器Y3Y2Y1Y01 11 11 10 01 11 10 01 11 10 01 11 10 01 11 11 1A1A00 00 00 01 11 10 01 11 1A1A000011011Y3Y2Y1Y01110110110110111S1 1 1 1 1 0000譯碼器譯碼器1 12 23 34 45 56 67 78 81 16 61 15 5 1 14 41 13 3 1

7、12 2 1 11 11 10 09 9V Vc cc c Y Y0 0 Y Y1 1Y Y2 2 Y Y3 3 Y Y4 4 Y Y5 5 Y Y6 6A A0 0 A A1 1 A A2 2S S3 3 S S2 2 S S1 1 Y Y7 7 G GN ND DC CT T7 74 41 13 38 8 一、由來(lái) VHDL是是Very High speed Integrated Circuit Hardware Description Language （非常高速集成電路硬件描述語(yǔ)言）的英文縮寫(xiě)。它是由美國(guó)國(guó)防部支持的一項(xiàng)研究計(jì)劃，于1983年創(chuàng)建，目的是以文字化方法描述電子電路與系統(tǒng)。

8、至今VHDL約有40年的發(fā)展歷史，1987年，VHDL成為IEEE標(biāo)準(zhǔn)，即IEEE1076標(biāo)準(zhǔn)，1993年修改為IEEE1164標(biāo)準(zhǔn)，1996年，IEEE又將電路合成的標(biāo)準(zhǔn)程序與規(guī)格加入到VHDL語(yǔ)言中，稱為1076.3標(biāo)準(zhǔn)。之后，又有1076.4標(biāo)準(zhǔn)和1076.6標(biāo)準(zhǔn)。第一章第一章 VHDL的程序結(jié)構(gòu)和軟件操作的程序結(jié)構(gòu)和軟件操作1-1 VHDL程序的基本結(jié)構(gòu)程序的基本結(jié)構(gòu) 1-2軟件操作軟件操作Max+plus的操作的操作 第一章第一章 VHDL的程序結(jié)構(gòu)和軟件操作的程序結(jié)構(gòu)和軟件操作1-1 VHDL程序的基本結(jié)構(gòu)程序的基本結(jié)構(gòu) （1）LIBRARY和PACHAGE的聲明部分 作用：庫(kù)（L

9、ibrary）是用于存放預(yù)先編譯好的程序包 （Package），程序包中定義了數(shù)據(jù)集合體、邏 輯操作和元件等。主要是聲明在設(shè)計(jì)或?qū)嶓w中 將用到的常數(shù)，數(shù)據(jù)類(lèi)型，元件及子程序等。使用格式：LIBRARY 庫(kù)名； USE 庫(kù)名. 程序包名. All； （2）ENTITY定義 作用：定義本設(shè)計(jì)的輸入/出端口，即定義電路的外觀， 即I/O接口的類(lèi)型和數(shù)量使用格式： 端口名 ：端口模式 數(shù)據(jù)類(lèi)型；)； ENTITY 實(shí)體名 IsEnd 實(shí)體名； Port ( 端口名 ：端口模式 數(shù)據(jù)類(lèi)型；（3）ARCHITECTURE定義 作用：定義實(shí)體的實(shí)現(xiàn)。即電路的具體描述，說(shuō)明電路執(zhí) 行什么動(dòng)作或?qū)崿F(xiàn)功能。 AR

10、CHITECTURE 結(jié)構(gòu)體名 Of 實(shí)體名 IsBegin 描述語(yǔ)句； End 結(jié)構(gòu)體名；在Max+plus系統(tǒng)中有4個(gè)庫(kù)能支持VHDL語(yǔ)言，它們分別是Std庫(kù)、IEEE庫(kù)、Altera庫(kù)和Lpm庫(kù)。Std庫(kù)和IEEE庫(kù)提供基本的邏輯運(yùn)算函數(shù)及數(shù)據(jù)類(lèi)型轉(zhuǎn)換函數(shù)等。IEEE庫(kù)中的程序包std_logic_1164定義了std_logic和std_logic_vector等數(shù)據(jù)類(lèi)型。A AB BY Y111001010000YBALibrary IEEE;Use std.standard.all;Entity and2 isPort( A： in bit; B： in bit; Y：out bi

11、t); End and2; -首先定義輸入輸出端口名字， 模式（Mode），信號(hào)類(lèi)型-注意最后語(yǔ)句的分號(hào)在括號(hào)外 實(shí)體定義實(shí)體定義:Architecture Na of and2 is Begin Y=0 when a=0 and B= 0 else0 when A=1 and B = 0 else 0 when A=0 and B = 1 else 1; End Na結(jié)構(gòu)體定義結(jié)構(gòu)體定義:端口模式有以下幾種類(lèi)型：IN ；OUT；INOUT；BUFFER。Architecture Nb of and2 is Beginc =1 when a=1 and b = 1 else 0;End Nb;

12、以上結(jié)構(gòu)體表達(dá)何種電路？以上結(jié)構(gòu)體表達(dá)何種電路？一個(gè)實(shí)體可以有幾個(gè)結(jié)構(gòu)體，即結(jié)構(gòu)體的定義可以有不同的形式結(jié)論：1-2軟件操作軟件操作Max+plus的操作的操作 1-2-1 建立和編寫(xiě)一個(gè)建立和編寫(xiě)一個(gè)VHDL語(yǔ)言的工程文件語(yǔ)言的工程文件1-2-2 VHDL程序的編譯程序的編譯 1-2-3 VHDL語(yǔ)言程序的仿真語(yǔ)言程序的仿真 1-2-4 芯片的時(shí)序分析芯片的時(shí)序分析1-2-5 安排芯片腳位安排芯片腳位 1-2軟件操作軟件操作Max+plus的操作的操作 1.Max+plus開(kāi)發(fā)工具是美國(guó)Altera公司自行設(shè)計(jì)的一種軟件工具，其全稱為Multiple Array Matrix and Pro

13、grammable Logic User System。它具有原理圖輸入和文本輸入（采用硬件描述語(yǔ)言）兩種輸入手段，利用該工具所配備的編輯、編譯、仿真、綜合、芯片編程等功能，將設(shè)計(jì)電路圖或電路描述程序變成基本的邏輯單元寫(xiě)入到可編程的芯片中（如FPGA芯片），作成ASIC芯片。它是EDA設(shè)計(jì)中不可缺少的一種工具。2. 軟件安裝我們通過(guò)范例介紹：利用Max+plus系統(tǒng)（1）如何編寫(xiě)VHDL程序（使用Text Editor）；（2）如何編譯VHDL程序（使用Compiler）； （3）如何仿真驗(yàn)證VHDL程序（使用Waveform Editor，Simulator）； （4）如何進(jìn)行芯片的時(shí)序分析

14、（使用Timing Analyzer）； （5）如何安排芯片腳位（使用Floorplan Editor）；（6）如何下載程序至芯片（使用Programmer）。 1-2-1 建立和編寫(xiě)一個(gè)建立和編寫(xiě)一個(gè)VHDL語(yǔ)言的工程文件語(yǔ)言的工程文件 首先啟動(dòng)Max+plus系統(tǒng)，啟動(dòng)后系統(tǒng)進(jìn)入主菜單畫(huà)面，在主菜單 上有5個(gè)選項(xiàng)，分別是：Max+plus、File、Assign、Options和Help。（1）打開(kāi)文本編輯器；用鼠標(biāo)點(diǎn)擊File選項(xiàng)，點(diǎn)擊子菜單中的 New選項(xiàng)，接著屏幕會(huì)出現(xiàn)New的對(duì)話框。在對(duì)話框內(nèi)有4 種編輯方式：圖形編輯、符號(hào)編輯、文本編輯和波形編輯。 VHDL文件屬于文本，那么應(yīng)該

15、選擇文本編輯方式，點(diǎn)擊 OK按鈕，屏幕上將出現(xiàn)一個(gè)無(wú)名的編輯窗口，則系統(tǒng)進(jìn)入 文本編輯狀態(tài)。（2）在編輯窗口中進(jìn)行編輯輸入，輸入相應(yīng)的描述語(yǔ)句。 （3）存盤(pán)。（a 我們編輯的VHDL文件擴(kuò)展名為vhd；b 保存的文 件名必須和所定義的實(shí)體名相同。c 文件存盤(pán)的目錄不應(yīng)是 根目錄或桌面，建議存放在Max2work或Maxplus2目錄，或 其子目錄。）以與門(mén)的設(shè)計(jì)為例講述具體過(guò)程 1-2-2 VHDL程序的編譯程序的編譯 （1）若文件沒(méi)有打開(kāi)，需首先打開(kāi)要編譯的VHDL文件； （2）將目前的文件設(shè)置成工程文件；點(diǎn)擊File選項(xiàng)，光標(biāo)移到子菜單的 Project項(xiàng)停留幾秒鐘，屏幕上會(huì)出現(xiàn)下一級(jí)菜單

16、，點(diǎn)擊Set Project to Current File（3）打開(kāi)編譯器；點(diǎn)擊主菜單MAX+plus/Compiler選項(xiàng)，屏幕上就出現(xiàn)編譯 對(duì)話框。（4）開(kāi)始編譯；完成了上述編譯前的準(zhǔn)備及必要的設(shè)置工作，點(diǎn)擊編譯對(duì)話框 中的Start按鈕，編譯即開(kāi)始。 以與門(mén)的設(shè)計(jì)為例講述具體過(guò)程 1-2-3 VHDL語(yǔ)言程序的仿真語(yǔ)言程序的仿真 仿真是為了驗(yàn)證我們所編寫(xiě)的VHDL程序的功能是否正確。 （1）首先生成仿真波形文件 （a）打開(kāi)波形編輯器；點(diǎn)擊主菜單的MAX+plus/Waveform Editor選項(xiàng)，就 可在屏幕上顯示波形編輯器窗口。在未輸入信號(hào)名以前，整個(gè)窗口是空 白的。（b）確定仿真

17、持續(xù)時(shí)間（File/End Time）。 （c）選則輸入輸出端口名； （d）編輯輸入信號(hào)波形； （e）信號(hào)波形編輯完成后，需存盤(pán)為仿真使用，信號(hào)波形編輯完成后，需存盤(pán)為仿真使用，文件名采取默認(rèn)方式即可。 （2）打開(kāi)仿真器；點(diǎn)擊主菜單MAX+plusSimulator項(xiàng)，此時(shí)彈出Simulator 對(duì)話框。點(diǎn)擊對(duì)話框的Start按鈕，仿真即開(kāi)始。在仿真結(jié)束后打開(kāi)仿真波 形文件（點(diǎn)擊右下角的Open SCF按鈕）即可以顯示仿真結(jié)果。(以與門(mén)的設(shè)計(jì)為例講述具體過(guò)程 )1-2-4 芯片的時(shí)序分析芯片的時(shí)序分析仿真結(jié)果從波形上來(lái)看，很難給出定量的信號(hào)延遲關(guān)系，這一點(diǎn)時(shí)序分析卻能直觀地用表來(lái)進(jìn)行顯示。（1

18、）選擇要下載的器件型號(hào)； （2）需要再編譯一次。）需要再編譯一次。 (點(diǎn)擊主菜單的Assign/Device項(xiàng)得到Device對(duì)話框)（3）打開(kāi)時(shí)序仿真器； (點(diǎn)擊Timing Analyzer選項(xiàng) )（4）最后點(diǎn)擊Start按鈕后，時(shí)序分析器開(kāi)始啟動(dòng)。 (以與門(mén)的設(shè)計(jì)為例講述具體過(guò)程 )1-2-5 安排芯片腳位安排芯片腳位 為了將程序下載到芯片，需安排芯片腳位。 （1）打開(kāi)芯片腳位設(shè)置器； (MAX+plus/Floorplan Editor)（2）將實(shí)體定義的端口名字和下載芯片的管腳進(jìn)行具體對(duì)應(yīng)； （3）最后再進(jìn)行一次編譯。）最后再進(jìn)行一次編譯。 教學(xué)演示片第二章第二章 VHDL語(yǔ)言要素語(yǔ)

19、言要素 V VH HD DL L語(yǔ)語(yǔ)言言要要素素包包括括數(shù)據(jù)對(duì)象數(shù)據(jù)對(duì)象變量變量信號(hào)信號(hào)常數(shù)常數(shù)數(shù)據(jù)類(lèi)型數(shù)據(jù)類(lèi)型操操作作數(shù)數(shù)運(yùn)運(yùn)算算操操作作符符2.1 VHDL語(yǔ)言規(guī)則數(shù)字型文字、字符串文字、標(biāo)識(shí)符、下標(biāo)名、段名 2-2 數(shù)據(jù)類(lèi)型數(shù)據(jù)類(lèi)型 數(shù)據(jù)類(lèi)型分類(lèi)：邏輯信號(hào)類(lèi)型和數(shù)值信號(hào)類(lèi)型數(shù)據(jù)類(lèi)型分類(lèi)：邏輯信號(hào)類(lèi)型和數(shù)值信號(hào)類(lèi)型。 2-2-1邏輯數(shù)據(jù)類(lèi)型邏輯數(shù)據(jù)類(lèi)型 （1）布爾代數(shù)（）布爾代數(shù)（Boolean）型）型 定義位置：在定義位置：在std庫(kù)的庫(kù)的standard程序包中進(jìn)行定義。程序包中進(jìn)行定義。 信號(hào)形式：信號(hào)形式：FALSE，TRUE （2）位（）位（Bit） 定義位置：在定義位置：在st

20、d庫(kù)的庫(kù)的standard程序包中進(jìn)行定義。程序包中進(jìn)行定義。 信號(hào)形式：信號(hào)形式：0，1 （低電位，高電位（低電位，高電位 ）編碼器編碼器 ：A A7 7A A6 6A A5 5A A4 4A A3 3A A2 2A A1 1A A0 0E EN NY Y2 2Y Y1 1Y Y0 08 X 38 X 3編碼器輸入輸入信號(hào)信號(hào)輸出輸出信號(hào)信號(hào)000100000001000100000001000100000110000100000010000100010100000100011000000101110000000101201234567YYYAAAAAAAA00010000000100010

21、0000001000100000110000100000010000100010100000100011000000101110000000101201234567YYYAAAAAAAA000100000001000100000001000100000110000100000010000100010100000100011000000101110000000101201234567YYYAAAAAAAA0001000000010001000000010001000001100001000000100001000101000001000110000001011100000001012012345

22、67YYYAAAAAAAA000100000001000100000001000100000110000100000010000100010100000100011000000101110000000101201234567YYYAAAAAAAA000100000001000100000001000100000110000100000010000100010100000100011000000101110000000101201234567YYYAAAAAAAA（3）位數(shù)組類(lèi)型（Bit_Vector） 定義位置：在std庫(kù)的standard程序包中進(jìn)行定義。 Signal A: bit_vec

23、tor(0 to 7); Signal B: bit_vector(2 downto 0); A7A7A6A6A5A5A4A4A3A3A2A2A1A1A0A0ENENY2Y2Y1Y1Y0Y08 8 X X 3 3編碼器輸入輸入信號(hào)信號(hào)輸出輸出信號(hào)信號(hào)A A 7 7A A 6 6A A 5 5A A 4 4A A 3 3A A 2 2A A 1 1A A 0 0E E N NY Y 2 2Y Y 1 1Y Y 0 08 8 X X 3 3編碼器（4）標(biāo)準(zhǔn)邏輯型標(biāo)準(zhǔn)邏輯型（Std_Logic ） 定義位置：在IEEE庫(kù)的std_logic_1164程序包中進(jìn)行定義 可以看出，這個(gè)“標(biāo)準(zhǔn)邏輯”信號(hào)定

24、義，比“位即bit”信號(hào)對(duì)于數(shù)字邏輯電路的邏輯特性描述更完整、更真實(shí)。所以在VHDL的程序里，對(duì)于邏輯信號(hào)的定義，通常都是采用這個(gè)“標(biāo)準(zhǔn)邏輯”信號(hào)形式。使用這類(lèi)數(shù)據(jù)信號(hào)，必須包含下面兩條聲明語(yǔ)句： Library IEEE;Use IEEE.std_logic_1164.all; （5）標(biāo)準(zhǔn)邏輯數(shù)組類(lèi)型標(biāo)準(zhǔn)邏輯數(shù)組類(lèi)型（Std_Logic_vector） 定義位置：在ieee庫(kù)的std_logic_1164程序包中進(jìn)行定義。 Bit_Vector與與Std_Logic_vector的區(qū)別在于數(shù)組的的區(qū)別在于數(shù)組的每一位前者為每一位前者為BIT型（型（0，1）后者為）后者為Std_Logic型型

25、 2-2-2 數(shù)值數(shù)據(jù)類(lèi)型數(shù)值數(shù)據(jù)類(lèi)型（1）整數(shù)（Integer） 定義位置：在std庫(kù)的standard程序包中進(jìn)行定義。即數(shù)值范 圍為-231231。（2）無(wú)符號(hào)（Unsigned）和有符號(hào)（Signed）類(lèi)型定義位置：有符號(hào)（Signed）和無(wú)符號(hào)（Unsigned）邏輯信號(hào)定義在 庫(kù)IEEE的程序包std_logic_arith中。有符號(hào)類(lèi)型數(shù)據(jù)代表有符號(hào)數(shù)值，即可以是正數(shù)，有符號(hào)類(lèi)型數(shù)據(jù)代表有符號(hào)數(shù)值，即可以是正數(shù)，0，負(fù)數(shù)；編，負(fù)數(shù)；編 譯器將有符號(hào)數(shù)類(lèi)型作為一個(gè)補(bǔ)碼的二進(jìn)制數(shù)，最左邊的位為譯器將有符號(hào)數(shù)類(lèi)型作為一個(gè)補(bǔ)碼的二進(jìn)制數(shù)，最左邊的位為 符號(hào)位。符號(hào)位。無(wú)符號(hào)類(lèi)型數(shù)據(jù)代表無(wú)

26、符號(hào)數(shù)值，即代表無(wú)符號(hào)類(lèi)型數(shù)據(jù)代表無(wú)符號(hào)數(shù)值，即代表0或正數(shù)；最左邊的位或正數(shù)；最左邊的位為最高位。如：為最高位。如：Unsigned(“0110”)代表代表 ；+6+ 10Unsigned(“1010”)代表代表如：如：signed(“0110”)代表代表+6；signed(“1010”)代表代表 -2。library ieee;use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; entity data isport(a,b: in unsigned(3 downto 0); -相應(yīng)改為a,b: in signed(3 dow

27、nto 0); c: out std_logic);end data;architecture m1 of data isbegin c=1 when ab else 0;end m1; use ieee.std_logic_1164.all; ?use ieee.std_logic_arith.all; ?列舉a、b具體值 ? 當(dāng)定義成無(wú)符號(hào)數(shù)據(jù)類(lèi)型時(shí)，若當(dāng)定義成無(wú)符號(hào)數(shù)據(jù)類(lèi)型時(shí)，若a=”1000”,b=0001a=”1000”,b=0001，即，即a=8a=8，b=1b=1則則結(jié)果結(jié)果另外：還有其他另外：還有其他positive ,natural,realpositive ,natural

28、,real數(shù)據(jù)類(lèi)型以及用戶自定義數(shù)據(jù)數(shù)據(jù)類(lèi)型以及用戶自定義數(shù)據(jù) 類(lèi)型等。這些數(shù)據(jù)類(lèi)型各有類(lèi)型等。這些數(shù)據(jù)類(lèi)型各有 特點(diǎn)，以后用到再行講解特點(diǎn)，以后用到再行講解c=1c=1。 c=0c=0；當(dāng)定義成有符號(hào)數(shù)據(jù)類(lèi)型時(shí)，若當(dāng)定義成有符號(hào)數(shù)據(jù)類(lèi)型時(shí)，若a=”1000”,b=0001a=”1000”,b=0001，a=-8a=-8，b=1b=1，則結(jié)果，則結(jié)果2.3 VHDL數(shù)據(jù)對(duì)象數(shù)據(jù)對(duì)象數(shù)據(jù)對(duì)象（Data Objects）: 凡是可以被賦予一個(gè)值的對(duì)象稱為數(shù)據(jù)對(duì)象凡是可以被賦予一個(gè)值的對(duì)象稱為數(shù)據(jù)對(duì)象，數(shù)據(jù)對(duì)象用于傳遞信號(hào)。數(shù)據(jù)對(duì)象用于傳遞信號(hào)。 數(shù)據(jù)對(duì)象名數(shù)據(jù)對(duì)象名 數(shù)據(jù)對(duì)象類(lèi)型數(shù)據(jù)對(duì)象類(lèi)型 數(shù)據(jù)

29、對(duì)象值的類(lèi)型數(shù)據(jù)對(duì)象值的類(lèi)型 2-3-1 信號(hào)信號(hào)信號(hào)數(shù)據(jù)對(duì)象，代表電路內(nèi)部傳輸線路線路，其在元件之間起互連作用信號(hào)數(shù)據(jù)對(duì)象，代表電路內(nèi)部傳輸線路線路，其在元件之間起互連作用 信號(hào)數(shù)據(jù)對(duì)象的定義格式為： Signal 信號(hào)名：數(shù)據(jù)類(lèi)型信號(hào)名：數(shù)據(jù)類(lèi)型：=設(shè)定值設(shè)定值； 如： Signal A : Std_logic_vector(3 Down to 0) := “0000”; 注意：由于注意：由于Maxplus II系統(tǒng)往往會(huì)忽略信號(hào)對(duì)象定義時(shí)所賦初始值，建議在結(jié)系統(tǒng)往往會(huì)忽略信號(hào)對(duì)象定義時(shí)所賦初始值，建議在結(jié) 構(gòu)體中用賦值語(yǔ)句完成對(duì)信號(hào)的賦值。構(gòu)體中用賦值語(yǔ)句完成對(duì)信號(hào)的賦值。信號(hào)賦值語(yǔ)句的

30、語(yǔ)法格式為： 目標(biāo)信號(hào)名目標(biāo)信號(hào)名=表達(dá)式（設(shè)定值）；表達(dá)式（設(shè)定值）；A = “1010”2-3-2 變量變量 它用于對(duì)中間數(shù)據(jù)的臨時(shí)存儲(chǔ)，并不一定代表電路的某一組件。 變量數(shù)據(jù)對(duì)象的定義格式為：Variable 變量名：數(shù)據(jù)類(lèi)型：=設(shè)定值； 如：Variable a: integer := 0;變量賦值語(yǔ)句的語(yǔ)法格式為：目標(biāo)變量名 := 表達(dá)式（設(shè)定值）；表達(dá)式（設(shè)定值）； 注意：由于注意：由于MAXPLUSIIMAXPLUSII系統(tǒng)往往會(huì)忽略變量對(duì)象定義時(shí)所賦初始值，建議在結(jié)系統(tǒng)往往會(huì)忽略變量對(duì)象定義時(shí)所賦初始值，建議在結(jié) 構(gòu)體中用賦值語(yǔ)句完成對(duì)變量的賦值。構(gòu)體中用賦值語(yǔ)句完成對(duì)變量的賦

31、值。如： a := b+c;常數(shù)的定義格式為：Constant 常數(shù)名：數(shù)據(jù)類(lèi)型 ：=表達(dá)式； 如：Constant D1: Integer:=3; Constant D2: Std_Logic_Vector(D1 Down to 0) := ”0000”;注意：常數(shù)數(shù)據(jù)對(duì)象定義的同時(shí)進(jìn)行賦值。賦值符號(hào)為注意：常數(shù)數(shù)據(jù)對(duì)象定義的同時(shí)進(jìn)行賦值。賦值符號(hào)為 “:=” 2-3-3 常數(shù)常數(shù)2-3-4 信號(hào)、變量、信號(hào)、變量、常數(shù)對(duì)比常數(shù)對(duì)比一、定義Signal A: std_logic; Variable A: std_logic_vector(7 downto 0);Constant A: int

32、eger :=6 ;二、賦值及賦值時(shí)刻A = “1010”；（延時(shí)）A := “1010”; （立刻）三、定義區(qū)域信號(hào)：實(shí)體、結(jié)構(gòu)體、程序包變量：進(jìn)程、子程序常數(shù)：實(shí)體、結(jié)構(gòu)體、程序包、塊、進(jìn)程、子程序四、適用范圍信號(hào)：實(shí)體、結(jié)構(gòu)體、程序包變量：定義了變量的進(jìn)程、子程序的順序語(yǔ)句中常數(shù)：視其定義的位置而定若常數(shù)定義在實(shí)體中，適用范圍是實(shí)體所對(duì)應(yīng)的有結(jié)構(gòu)體。若常數(shù)定義在結(jié)構(gòu)體中，適用范圍就是本結(jié)構(gòu)體。= =1 1= =1 1c c b bx xy y執(zhí)行結(jié)果為：執(zhí)行結(jié)果為： x=c xor b, y=c xor b 執(zhí)行結(jié)果為：執(zhí)行結(jié)果為： x=c xor a, y=c xor b =1=1=1

33、=1c c a ax xy y b b練習(xí)：1定義信號(hào) A1,A2,A3,A4,A5,A6,A7,A8其中每一位信號(hào)均為標(biāo)準(zhǔn)邏輯型2. 定義信號(hào)B，其數(shù)據(jù)類(lèi)型為標(biāo)準(zhǔn)邏輯型。3.定義信號(hào)C,數(shù)據(jù)類(lèi)型為整數(shù)型。4. 給A、B賦值，其中A的值為11001101；B的值為0。Library IEEEUse ieee.std_logic_1164.allSignal A: std_logic_vector(1 to 8)Signal B: std_logicSignal C: integerLibrary StdUse std.standard.allA=“11001101”B=02.4 VHDL 操作

34、符VHDL操作符：邏輯、算術(shù)、符號(hào)、關(guān)系操作符。操作符：邏輯、算術(shù)、符號(hào)、關(guān)系操作符。2.4.1 邏輯運(yùn)算符一、分類(lèi)及功能And（與），Or（或），Not（非），Nand（與非），Nor（或非），Xor（異或），Xnor（同或）。A AB BANDANDORORNANDNANDNORNORXORXORXNORXNOR輸入輸入輸出輸出運(yùn)算運(yùn)算0 00 00 01 11 10 01 11 1Y1Y1Y2Y2Y3Y3Y4Y4Y5Y5Y6Y60 00 00 01 10 01 11 11 11 11 11 10 01 10 00 00 00 01 11 10 01 10 00 01 1二. 用法1. 操

35、作數(shù)的數(shù)據(jù)類(lèi)型必須符合操作符的要求能進(jìn)行邏輯運(yùn)算的數(shù)據(jù)類(lèi)型：bit、bit_vector、booleanstd_logic、std_logic_vector例例Signal a,b,y: std_logic;Signal c,d,z: integer;y=a and b;z=c and d; 2. 表達(dá)式中有多個(gè)運(yùn)算符時(shí)一般要加括號(hào)表達(dá)式中有多個(gè)運(yùn)算符時(shí)一般要加括號(hào)，但and、or、xnor除外例例Signal a,b,c,d: std_logic_vector(3 downto 0);Signal e,f,g,h: std_logic_vector(1 downto 0);d=a and b

36、 and c;d=a or b or c;d=a xnor b xnor c;h=e nor f nor g;h=(e nor f) nor g;3. 運(yùn)算符兩側(cè)的操作數(shù)要對(duì)稱d=(e nor f) nor g;Library IEEEUSE IEEE.STD_LOGIC_1164.ALL;ENTITY liti IS ;PORT(a,b,c,d: IN STD_LOGIC; e : out STD_LOGIC);END liti ;ACHITECTURE AA1 OF liti ISBEGINe=(a and b) or tmp ;Signal tmp : std_logic;tmp= c

37、xor d ;END AA1 ;1 111&abcde2.4.2 關(guān)系運(yùn)算符=（等于），/=（不等于），（大于）， =（大于等于）。注1.等于和不等于的操作對(duì)象可以是任何數(shù)據(jù)類(lèi)型構(gòu)成的操作數(shù)。2.其它關(guān)系運(yùn)算符對(duì)數(shù)據(jù)類(lèi)型有一定的限制。（整數(shù)，枚舉型）3. =、 /= 在實(shí)現(xiàn)硬件電路時(shí)比其它的關(guān)系運(yùn)算符對(duì)芯片的利用率 要高ENTITY my1 isPORT(a,b : in bit_vector(0 to 3)m : out boolean ) ;END my1 ;ARCHITECTURE a1 of my1BEGINm=(a = b) ;END a1;ENTITY my1 isPORT

38、(a,b : in bit_vector(0 to 3)m : out boolean ) ;ARCHITECTURE a1 of my1BEGINm= b) ;END a1;以上兩程序最終所實(shí)現(xiàn)的硬件電路見(jiàn)課本以上兩程序最終所實(shí)現(xiàn)的硬件電路見(jiàn)課本P78END my1 ;2.4.3 算術(shù)運(yùn)算符一、分類(lèi)及功能一、分類(lèi)及功能求和運(yùn)算符、求積運(yùn)算符、符號(hào)運(yùn)算符、混合運(yùn)算符、移位運(yùn)算符二二. 運(yùn)用運(yùn)用1.求和運(yùn)算符VHDL中的求和運(yùn)算符包括加減運(yùn)算和并置運(yùn)算，操作數(shù)的數(shù)據(jù)類(lèi)型為整型。例例1：Variable a,b,c,d,e,f : integer range 0 to 255;a := b + c

39、 ; d := e f ;例例2： Signal a : std_logic_vector(4 to 0);Signal b : std_logic_vector(2 to 0);Signal c : std_logic_vector(1 to 0);a = b c2. 移位運(yùn)算符移位運(yùn)算符移位運(yùn)算所對(duì)應(yīng)的數(shù)據(jù)類(lèi)型為一維數(shù)組，其中的元素維移位運(yùn)算所對(duì)應(yīng)的數(shù)據(jù)類(lèi)型為一維數(shù)組，其中的元素維bit、boolean 例：Variable a1 : std_logic_vector(3 to 0);a1 := “1011”;a1 SLL 1 ;a1= 0110a1 SLL 2 ;a1= 1100a1 R

40、OL 1 ;a1= 01113. 其它其它略略二、應(yīng)用二、應(yīng)用現(xiàn)在現(xiàn)在VHDLVHDL已成功地應(yīng)用于已成功地應(yīng)用于ASICASIC自動(dòng)設(shè)計(jì)的模擬驗(yàn)證和綜合優(yōu)化自動(dòng)設(shè)計(jì)的模擬驗(yàn)證和綜合優(yōu)化等方面。等方面。VHDLVHDL是以文字的方式設(shè)計(jì)電路，在應(yīng)用上，目前是以文字的方式設(shè)計(jì)電路，在應(yīng)用上，目前VHDLVHDL語(yǔ)言還僅限于數(shù)字電路的開(kāi)發(fā)和設(shè)計(jì)。語(yǔ)言還僅限于數(shù)字電路的開(kāi)發(fā)和設(shè)計(jì)。 三、三、VHDLVHDL和電路圖設(shè)計(jì)方式比較和電路圖設(shè)計(jì)方式比較VHDLVHDL與電路圖設(shè)計(jì)電路的方式不同，主要有如下幾方面與電路圖設(shè)計(jì)電路的方式不同，主要有如下幾方面 的優(yōu)越性：的優(yōu)越性：（1 1）易于修改；）易于修改

41、；（2 2）設(shè)計(jì)能力更強(qiáng)；）設(shè)計(jì)能力更強(qiáng)；（3 3）VHDLVHDL語(yǔ)言很方便：獨(dú)立于器件設(shè)計(jì)；相同的程序語(yǔ)言很方便：獨(dú)立于器件設(shè)計(jì)；相同的程序 代碼可以用于不同廠家生產(chǎn)的器件。代碼可以用于不同廠家生產(chǎn)的器件。VHDL VHDL 操作符復(fù)習(xí)回顧操作符復(fù)習(xí)回顧一、邏輯運(yùn)算符一、邏輯運(yùn)算符AndAnd（與），（與），OrOr（或），（或），NotNot（非），（非），NandNand（與非），（與非），NorNor（或非），（或非），XorXor（異或），（異或），XnorXnor（同或）。（同或）。A AB BANDANDORORNANDNANDNORNORXORXORXNORXNOR輸入輸入輸

42、出輸出運(yùn)算運(yùn)算0 00 00 01 11 10 01 11 1Y1Y1Y2Y2Y3Y3Y4Y4Y5Y5Y6Y60 00 00 01 10 01 11 11 11 11 11 10 01 10 00 00 00 01 11 10 01 10 00 01 1能進(jìn)行邏輯運(yùn)算的數(shù)據(jù)類(lèi)型：能進(jìn)行邏輯運(yùn)算的數(shù)據(jù)類(lèi)型：bitbit、bit_vectorbit_vector、booleanbooleanstd_logicstd_logic、std_logic_vectorstd_logic_vector二、關(guān)系運(yùn)算符二、關(guān)系運(yùn)算符= =（等于），（等于），/=/=（不等于），（不等于）， （大于），（大于），

43、 = =（大于等于）。（大于等于）。1.1.等于和不等于的操作對(duì)象可以是任何數(shù)據(jù)類(lèi)型構(gòu)成的操作數(shù)。等于和不等于的操作對(duì)象可以是任何數(shù)據(jù)類(lèi)型構(gòu)成的操作數(shù)。2.2.其它關(guān)系運(yùn)算符對(duì)數(shù)據(jù)類(lèi)型有一定的限制。（整數(shù)，枚舉型）其它關(guān)系運(yùn)算符對(duì)數(shù)據(jù)類(lèi)型有一定的限制。（整數(shù)，枚舉型）三、算術(shù)運(yùn)算符三、算術(shù)運(yùn)算符求和運(yùn)算符求和運(yùn)算符、求積運(yùn)算符、符號(hào)運(yùn)算符、混合運(yùn)算符、求積運(yùn)算符、符號(hào)運(yùn)算符、混合運(yùn)算符、移位運(yùn)算符移位運(yùn)算符 VHDL VHDL中的求和運(yùn)算符包括加減運(yùn)算和并置運(yùn)算，中的求和運(yùn)算符包括加減運(yùn)算和并置運(yùn)算，操作數(shù)的數(shù)據(jù)類(lèi)型操作數(shù)的數(shù)據(jù)類(lèi)型 為整型。并置運(yùn)算的操作數(shù)的數(shù)據(jù)類(lèi)型為一維數(shù)組為整型。并置運(yùn)算

44、的操作數(shù)的數(shù)據(jù)類(lèi)型為一維數(shù)組1 1 0 0 1 1 1 1 0 0 0 0 0 0 1 1A A : :Signal a : std_logic_vector(4 downto 0);Signal b : std_logic_vector(2 downto 0);Signal c : std_logic_vector(1 downto 0);C C1 1 C C0 0c c: :B B2 2 B B1 1B B0 0C C1 1C C0 0b cB B 2 2B B 1 1B B 0 0b b : : 1 1 0 0 1 1 1 1 0 0 0 0 0 0 1 1A A: :0 0a = b

45、ca a: :B B2 2 B B1 1 B B0 0 C C1 1 C C0 01 10 01 11 10 00 00 01 1A A: :0 0Variable A : std_logic_vector(6 downto 0);A := “10110001”;B B2 2B B1 1B B0 0b b: :C C1 1C C0 0: :c cA SLL 1 ;1 10 01 11 10 00 00 01 1A A : :A ROL 1 ;1 1牛牛自自 動(dòng)動(dòng) 生生 產(chǎn)產(chǎn) 線線牛牛 罐罐 頭頭酸酸 辣辣 味味 兒兒五五 香香 味味 兒兒麻麻 辣辣 味味 兒兒計(jì)計(jì) 算算 機(jī)機(jī) 控控 制制 系系

46、 統(tǒng)統(tǒng) 第三章 VHDL順序語(yǔ)句一、順序語(yǔ)句概念順序語(yǔ)句的特點(diǎn)是，每一條順序語(yǔ)句的執(zhí)行順序執(zhí)行順序是與它們的書(shū)寫(xiě)順書(shū)寫(xiě)順序序基本一致的。順序語(yǔ)句只能出現(xiàn)在進(jìn)程（Process）和子程序中，子程序包括函數(shù)（Function）和過(guò)程（Procedure）。二、種類(lèi) 進(jìn)程語(yǔ)句賦值語(yǔ)句 流程控制語(yǔ)句 等待語(yǔ)句 子程序調(diào)用語(yǔ)句 返回語(yǔ)句 空操作語(yǔ)句3.1 進(jìn)程語(yǔ)句進(jìn)程語(yǔ)句 （Process 語(yǔ)句）語(yǔ)句）ABCABCA AB BC CA AA AB BC CB BABCABCC CABCCBA0000輸入信號(hào)發(fā)生變化時(shí)，電路啟動(dòng)進(jìn)行計(jì)算輸入信號(hào)發(fā)生變化時(shí)，電路啟動(dòng)進(jìn)行計(jì)算A AB BC CY Y1 1Y

47、Y2 2Y Y3 3Y Y4 4Y Yv進(jìn)程語(yǔ)句是由順序語(yǔ)句構(gòu)成的，通過(guò)信號(hào)與結(jié)構(gòu)體其余部分進(jìn)行信進(jìn)程語(yǔ)句是由順序語(yǔ)句構(gòu)成的，通過(guò)信號(hào)與結(jié)構(gòu)體其余部分進(jìn)行信息交流，在進(jìn)程中有一個(gè)敏感信號(hào)列表，表中列出的任何信號(hào)的改息交流，在進(jìn)程中有一個(gè)敏感信號(hào)列表，表中列出的任何信號(hào)的改變都將啟動(dòng)進(jìn)程，執(zhí)行進(jìn)程內(nèi)相應(yīng)的順序語(yǔ)句。進(jìn)程語(yǔ)句是將并行變都將啟動(dòng)進(jìn)程，執(zhí)行進(jìn)程內(nèi)相應(yīng)的順序語(yǔ)句。進(jìn)程語(yǔ)句是將并行語(yǔ)句和順序語(yǔ)句區(qū)分開(kāi)來(lái)的標(biāo)志之一。語(yǔ)句和順序語(yǔ)句區(qū)分開(kāi)來(lái)的標(biāo)志之一。語(yǔ)法格式： 進(jìn)程標(biāo)號(hào): Process (敏感信號(hào)列表) Variable declarations -變量聲明變量聲明 Begin 順序語(yǔ)句；

48、 End Process Process label;Process(sel,x1,x2)Beginf=x1;If sel=1 thenf=x2;end if;End process;Process(sel,x1,x2)BeginIf sel=1 thenf=x2;end if;f=x1;End process;在第二個(gè)進(jìn)程中，無(wú)論什么情況，在第二個(gè)進(jìn)程中，無(wú)論什么情況，f=x1，而在第一個(gè)進(jìn)程中，而在第一個(gè)進(jìn)程中，只有信號(hào)只有信號(hào)sel /=1時(shí)，時(shí)，f=x1。因此，語(yǔ)句的排列順序很重要，會(huì)。因此，語(yǔ)句的排列順序很重要，會(huì)影響信號(hào)的輸出結(jié)果。影響信號(hào)的輸出結(jié)果。3.2 賦值語(yǔ)句賦值語(yǔ)句賦值語(yǔ)

49、句包括變量賦值語(yǔ)句和信號(hào)賦值語(yǔ)句，前者的賦值是立刻發(fā)生的，賦值語(yǔ)句包括變量賦值語(yǔ)句和信號(hào)賦值語(yǔ)句，前者的賦值是立刻發(fā)生的，后者的賦值發(fā)生在一個(gè)進(jìn)程結(jié)束的時(shí)刻，并延時(shí)進(jìn)行。后者的賦值發(fā)生在一個(gè)進(jìn)程結(jié)束的時(shí)刻，并延時(shí)進(jìn)行。變量賦值目標(biāo)變量賦值目標(biāo) := 賦值源賦值源信號(hào)賦值目標(biāo)信號(hào)賦值目標(biāo) = 賦值源賦值源在同一進(jìn)程中，同一信號(hào)賦值目標(biāo)有多個(gè)賦值源時(shí)，信號(hào)賦值目標(biāo)獲在同一進(jìn)程中，同一信號(hào)賦值目標(biāo)有多個(gè)賦值源時(shí)，信號(hào)賦值目標(biāo)獲得的是最后一個(gè)賦值源的值，其前面相同的賦值目標(biāo)不做任何變化。得的是最后一個(gè)賦值源的值，其前面相同的賦值目標(biāo)不做任何變化。注：注：3.2.1 信號(hào)和變量賦值信號(hào)和變量賦值Sign

50、al s1,s2 : std_logic ;Signal sec : std_logic_vector(0 to 7);Process (s1 , s2)Variable v1,v2 : std_logic;Begin v1 := 1; v2 := 1 ;s1 = 1;s2 = 1;sec(0) = v1;sec(1) = v2;sec(2) = s1;sec(3) = s2;v1 : = 0;v2 : = 0;s2 = 0;sec(4) = v1；sec(5) = v2；sec(6) = s1；sec(7) = s2；END PROCESS“ 0100 0111 ”（s2為為1？3.2.2

51、信號(hào)和變量賦值舉例信號(hào)和變量賦值舉例1. 標(biāo)識(shí)符賦值目標(biāo)標(biāo)識(shí)符賦值目標(biāo)Variable a , b : std_logic;Signal c : std_logic_vector(1 to 4);a: = 1;b: = 0;c =“1100”;c(3) =1；注：注：一位值用單引號(hào)，多位值用雙引號(hào)一位值用單引號(hào)，多位值用雙引號(hào)2. 段賦值段賦值Signal c : std_logic_vector(1 to 4);c(1 to 2) =10；c(1 to 4) =1010；3. 塊賦值塊賦值Signal a,b,c,d : std_logic;Signal s : std_logic_vect

52、or(1 to 4);s = “0100” ;(a,b,c,d) 3, f=4, g(1)=2, g(2)=1);名稱關(guān)聯(lián)名稱關(guān)聯(lián)結(jié)果：結(jié)果： h的值為的值為10103.3 流程控制語(yǔ)句流程控制語(yǔ)句3.3.1 IF語(yǔ)句語(yǔ)句語(yǔ)法格式：語(yǔ)法格式：If expression Thenstatement;Elsif expression Thenstatement;Elsif Thenstatement;elsestatement;End if;根據(jù)條件進(jìn)行相應(yīng)賦值操作例例1：A1A1A2A2Y Y0 00 00 01 11 10 01 11 1D0D0D1D1D2D2D3D3A1A1A2A2D0D0

53、D1D1D2D2D3D3Y Y四選一數(shù)四選一數(shù)據(jù)選擇器據(jù)選擇器Process(A)BeginIf A=”00” then f=D0; elsif A=”01” then f=D1; elsif A=”10” then f=D2; else fb ) THEN outb ) THEN out= 1；ELSEout=0;END IF;三、第三種三、第三種IF語(yǔ)句語(yǔ)句語(yǔ)法格式：語(yǔ)法格式：If 條件句條件句 Then順序語(yǔ)句順序語(yǔ)句;Elsif 條件句條件句 Then順序語(yǔ)句順序語(yǔ)句; Elsif 條件語(yǔ)句條件語(yǔ)句Then順序語(yǔ)句順序語(yǔ)句;else順序語(yǔ)句順序語(yǔ)句;End if;語(yǔ)句格式例題例題1：S

54、ignal a,b,c,p1,p2,z : bit;IF (p1=1) THENz =a;ELSIF (p2=0) THENz = b;ELSEz = c;END IF;?選擇方式選擇方式P P1 1P P2 2Z Z0 00 00 01 11 10 01 11 1cbaa畫(huà)線部分意思：畫(huà)線部分意思：ELSIF (p1=0 and p2=0)注注例題例題2：8線線3線優(yōu)先編碼器線優(yōu)先編碼器編編碼碼器器I I0 0I I1 1I I2 2I I3 3I I4 4I I5 5I I6 6I I7 7Y Y2 2Y Y1 1Y Y3 3I7 7 I6 6 I5 5 I4 4 I3 3 I2 2 I1

55、 1 I0 0 Y3 Y3 Y2 Y2 Y1 Y11 11 11 11 10 01 11 11 10 00 00 01 11 10 01 10 00 00 01 11 10 00 00 00 00 00 01 10 01 11 10 00 00 00 00 01 10 01 10 00 00 00 00 00 00 01 10 00 01 10 00 00 00 00 00 00 01 10 00 00 0LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL;ENTITY coder ISPORT(I : IN STD_LOGIC_VECTOR(0 TO 7)Y:

56、 OUT STD_LOGIC_VECTOR(1 TO 3);END coder ;編編碼碼器器I I0 0I I1 1I I2 2I I3 3I I4 4I I5 5I I6 6I I7 7Y Y2 2Y Y1 1Y Y3 3實(shí)實(shí) 體體 設(shè)設(shè) 計(jì)計(jì)功能：設(shè)計(jì)元件外觀功能：設(shè)計(jì)元件外觀ARCHITECTURE a1 or coder ISBegin IF (I(7)=1) THEN Y=“111”;ELSIF (I(6)=1) THEN Y=“110”;ELSIF (I(5)=1) THEN Y=“101”;ELSIF (I(4)=1) THEN Y=“100”;ELSIF (I(3)=1) THEN Y=“011”;ELSIF (I(2)=1) THEN Y=“010”;ELSIF (I(1)=1) THEN Y=“001”;ELSE Y=“000”;A1 A2 A3 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0000000000010010000001001000000100011000010001000001000010100100000110010000001111