數(shù)字集成電路復(fù)習(xí)講義學(xué)習(xí)教案

1、會(huì)計(jì)學(xué)1數(shù)字集成電路數(shù)字集成電路(jchng-dinl)復(fù)習(xí)講義復(fù)習(xí)講義第一頁(yè)，共51頁(yè)。第2頁(yè)/共51頁(yè)第二頁(yè)，共51頁(yè)。第3頁(yè)/共51頁(yè)第三頁(yè)，共51頁(yè)。第4頁(yè)/共51頁(yè)第四頁(yè)，共51頁(yè)。-4VDS (V)00.511.522.500.511.522.5x 10ID (A)VGS= 2.5 VVGS= 2.0 VVGS= 1.5 VVGS= 1.0 V00.511.522.50123456x 10-4VDS (V)ID (A)VGS= 2.5 VVGS= 2.0 VVGS= 1.5 VVGS= 1.0 VResistiveSaturationVDS = VGS - VTLong Chann

2、elShort ChannelLd=10mLd=0.25m圖3.19截止、線性、飽和(boh) 速度飽和(boh)第5頁(yè)/共51頁(yè)第五頁(yè)，共51頁(yè)。00.511.522.510-1210-1010-810-610-410-2VGS (V)ID (A)VTLinearExponentialQuadraticTypical values for S:60 . 100 mV/decadeThe Slope FactoroxDnkTqVDCCneIIGS1 ,0S is DVGS for ID2/ID1 =10)1 (10DSkTqVnkTqVDVeeIIDSGS第6頁(yè)/共51頁(yè)第六頁(yè)，共51頁(yè)。SD

3、GB第7頁(yè)/共51頁(yè)第七頁(yè)，共51頁(yè)。toxn+n+Cross sectionLGate oxideBottomSide wallSide wallChannelSourceNDChannel-stop implant NA1SubstrateNAWxjLS第8頁(yè)/共51頁(yè)第八頁(yè)，共51頁(yè)。第9頁(yè)/共51頁(yè)第九頁(yè)，共51頁(yè)。第10頁(yè)/共51頁(yè)第十頁(yè)，共51頁(yè)。VinVoutCLVDDVout: VDD/GND無(wú)比邏輯(lu j)低輸出阻抗/高輸入阻抗穩(wěn)態(tài)功耗為零VVinout靜態(tài)(jngti)CMOS 反相器PolysiliconInOutVDDGNDPMOS2l lMetal 1NMOSCo

4、ntactsN Well第11頁(yè)/共51頁(yè)第十一頁(yè)，共51頁(yè)。開關(guān)閾值開關(guān)閾值VM定義定義(dngy)Vin=Vout1 速度飽和速度飽和,()()022()()22 11DSAT pDSAT nnDSAT nMT npDSAT pMDDT pDSAT pDSAT nT nDDT ppDSAT psatppMnDSAT nsatnnDDMVVk VVVk VVVVVVVr VVk VvWVrrk VvWrVVr當(dāng)2 未發(fā)生速度未發(fā)生速度(sd)飽和飽和22,()()() |1nMT npMDDT pT nDDT ppppMnnnk VVk VVVVr VVkWVrrkW當(dāng)From 3.38Fr

5、om 3.29為了為了(wi le)使使VM=VDD/2 r應(yīng)趨向于應(yīng)趨向于1第12頁(yè)/共51頁(yè)第十二頁(yè)，共51頁(yè)。maxmaxmin0NLILILNHDDIHVVVVVV第13頁(yè)/共51頁(yè)第十三頁(yè)，共51頁(yè)。VOHVOLVinVoutVMVILVIHA simplified approach第14頁(yè)/共51頁(yè)第十四頁(yè)，共51頁(yè)。,()(1)2()(1) 02(1)(1)()(2DSAT nn DSAT ninT nn outDSAT pp DSAT pinDDT pp outp DDn DSAT nn outp DSAT pp outp DDoutDSAT ninn n DSAT ninT

6、np p DSAT pinDDTVkVVVVVkVVVVVVkVVkVVVVgVVkVVVkVVVVllllllll,)211()()()2DSAT ppn DSAT np DSAT pDSAT nDMnpMT nnpVkVkVrVI VVVllll靜態(tài)靜態(tài)(jngti)CMOS反相器中點(diǎn)增益（速度飽和）反相器中點(diǎn)增益（速度飽和）FROM3.38忽略(hl)二次項(xiàng)第15頁(yè)/共51頁(yè)第十五頁(yè)，共51頁(yè)。22,22,() (1)() (1) 02 ()(1) 2 ()(1)()()( )(1)( )(1ninTnn outpinD DT pp outp D DninTnn outpinD DT p

7、p outp D DoutinninTnnpinD DT ppnMn MpMp Mp D Dk V VVk V VVVVk V VVk V VVVVVgVk V Vk V VVg VVg VVVlllllllllll)2 ( )()( ( )( )(1)( )2 ( )()2 ( )()DMnpnMpMp MpMp D DDMnpDMnpI Vg Vg VVg VVI VI Vl llll ll lFrom3.29第16頁(yè)/共51頁(yè)第十六頁(yè)，共51頁(yè)。00.511.522.500.511.522.5Vin (V)Vout(V)Good PMOSBad NMOSGood NMOSBad PMOS

8、Nominal第17頁(yè)/共51頁(yè)第十七頁(yè)，共51頁(yè)。00.511.522.500.511.522.5Vin (V)Vout(V)Gain=-1第18頁(yè)/共51頁(yè)第十八頁(yè)，共51頁(yè)。CGD第19頁(yè)/共51頁(yè)第十九頁(yè)，共51頁(yè)。第20頁(yè)/共51頁(yè)第二十頁(yè)，共51頁(yè)。傳播延時(shí)：輸入電壓變化到傳播延時(shí)：輸入電壓變化到50%Vdd的時(shí)刻到輸出電壓變化到的時(shí)刻到輸出電壓變化到50%Vdd時(shí)刻之間的時(shí)間差。時(shí)刻之間的時(shí)間差。 但這樣的延遲比較難以計(jì)算但這樣的延遲比較難以計(jì)算(j sun)。通常假設(shè)輸入信號(hào)為理。通常假設(shè)輸入信號(hào)為理想的階躍信號(hào)的情況下，計(jì)算想的階躍信號(hào)的情況下，計(jì)算(j sun)門的平均延遲

9、時(shí)間：門的平均延遲時(shí)間： 21( )( )vLpvC vtdvi v第21頁(yè)/共51頁(yè)第二十一頁(yè)，共51頁(yè)。2pHLpLHpttt第22頁(yè)/共51頁(yè)第二十二頁(yè)，共51頁(yè)。第23頁(yè)/共51頁(yè)第二十三頁(yè)，共51頁(yè)。CLInOut如果如果CL確定確定: 反相器鏈?zhǔn)嵌嗌偌?jí)時(shí)延時(shí)最短反相器鏈?zhǔn)嵌嗌偌?jí)時(shí)延時(shí)最短? 如何確定反相器鏈的尺寸如何確定反相器鏈的尺寸(ch cun)?可能需要一些額外的約束可能需要一些額外的約束第24頁(yè)/共51頁(yè)第二十四頁(yè)，共51頁(yè)。CLInOut12Ntp = tp1 + tp2 + + tpN)1 (10,1,0,jpjgjgpjpftCCttLNgNijgjgpNjjppCC

10、CCttt1,1,1,01, ,1)1 ()1 ()1 (00int0ftCCtCCttpgextpextpp等效(dn xio)扇出比例系數(shù)第25頁(yè)/共51頁(yè)第二十五頁(yè)，共51頁(yè)。111186464646442.881622.6Nftp164652818341542.815.3Buffer 設(shè)計(jì)(shj)第26頁(yè)/共51頁(yè)第二十六頁(yè)，共51頁(yè)。 動(dòng)態(tài)功耗動(dòng)態(tài)功耗 電容的充放電過程電容的充放電過程 直流通路電流直流通路電流(dinli)引起的功耗引起的功耗 開關(guān)過程中開關(guān)過程中Vdd和和GND之間在短之間在短期內(nèi)出現(xiàn)期內(nèi)出現(xiàn) 一條直流通路一條直流通路 靜態(tài)功耗靜態(tài)功耗-泄漏電流泄漏電流(din

11、li) 二極管和晶體管二極管和晶體管第27頁(yè)/共51頁(yè)第二十七頁(yè)，共51頁(yè)。VDDF(In1,In2,InN)In1In2InNIn1In2InNPUNPDNPMOS onlyNMOS only第28頁(yè)/共51頁(yè)第二十八頁(yè)，共51頁(yè)。n 靜態(tài)特性靜態(tài)特性n高噪聲容限高噪聲容限(NM )n VOH=VDD, VOL=VSS (GND)n無(wú)靜態(tài)功耗無(wú)靜態(tài)功耗n 穩(wěn)態(tài)時(shí)，穩(wěn)態(tài)時(shí)，VDD和和VSS(GND)間無(wú)直流通路間無(wú)直流通路n 動(dòng)態(tài)動(dòng)態(tài)(dngti)特性特性n上升、下降時(shí)延接近上升、下降時(shí)延接近n 上下網(wǎng)絡(luò)有適當(dāng)?shù)某叽绫壤舷戮W(wǎng)絡(luò)有適當(dāng)?shù)某叽绫壤?9頁(yè)/共51頁(yè)第二十九頁(yè)，共51頁(yè)。第30頁(yè)/

12、共51頁(yè)第三十頁(yè)，共51頁(yè)。AReqARpARpARnCLACLBRnARpBRpARnCintBRpARpARnBRnCLCintNAND2INVNOR2第31頁(yè)/共51頁(yè)第三十一頁(yè)，共51頁(yè)。CLARnARpBRpBRnCint第32頁(yè)/共51頁(yè)第三十二頁(yè)，共51頁(yè)。A=B=10B=1, A=10B=1 0, A=1time psVoltage VInput DataPatternDelay(psec)A=B=0169A=1, B=0162A= 01, B=150A=B=1035A=1, B=1076A= 10, B=157NMOS = 0.5m/0.25 mPMOS = 0.75m/0.

13、25 mCL = 100 fF第33頁(yè)/共51頁(yè)第三十三頁(yè)，共51頁(yè)。DCBADCBACLC3C2C1 分布分布RC模型模型 (Elmore延時(shí)延時(shí))tpHL = 0.69 （R1C1+C2(R1+R2)+ C3(R1+R2+R3)+C4(R1+R2+R3+R4)等尺寸時(shí)：等尺寸時(shí)：tpHL = 0.69 Reqn(C1+2C2+3C3+4CL)傳輸延時(shí)隨扇入迅速惡化傳輸延時(shí)隨扇入迅速惡化 - 最壞情況成平方關(guān)系最壞情況成平方關(guān)系 - 電阻電容電阻電容(dinrng)同時(shí)起作用同時(shí)起作用第34頁(yè)/共51頁(yè)第三十四頁(yè)，共51頁(yè)。假定典型假定典型p/n管比例為管比例為2/1并聯(lián)保持并聯(lián)保持(考慮單

14、個(gè)跳變；同時(shí)跳變時(shí)電阻，并聯(lián)速度更快考慮單個(gè)跳變；同時(shí)跳變時(shí)電阻，并聯(lián)速度更快)串聯(lián)串聯(lián)(chunlin)加倍加倍(考慮同時(shí)跳變時(shí)，電阻串聯(lián)考慮同時(shí)跳變時(shí)，電阻串聯(lián)(chunlin)折半，減小單個(gè)電阻折半，減小單個(gè)電阻)2 ARpBRp24 BRp單個(gè)信號(hào)單個(gè)信號(hào)(xnho)輸入電容輸入電容為為INV的的5/3單個(gè)信號(hào)單個(gè)信號(hào) Rn輸入電容輸入電容 2 B為為INV的的4/3CL4ARpCint2RnACint1RnARnB1CL第35頁(yè)/共51頁(yè)第三十五頁(yè)，共51頁(yè)。CLBRnARpBRpARnCintBRpARpARnBRnCLCint22221144第36頁(yè)/共51頁(yè)第三十六頁(yè)，共51頁(yè)

15、。OUT = D + A (B + C)DABCDABC12224488第37頁(yè)/共51頁(yè)第三十七頁(yè)，共51頁(yè)。組合電路組合電路(dinl)中的性能優(yōu)化中的性能優(yōu)化第38頁(yè)/共51頁(yè)第三十八頁(yè)，共51頁(yè)。第39頁(yè)/共51頁(yè)第三十九頁(yè)，共51頁(yè)。第40頁(yè)/共51頁(yè)第四十頁(yè)，共51頁(yè)。第41頁(yè)/共51頁(yè)第四十一頁(yè)，共51頁(yè)。第42頁(yè)/共51頁(yè)第四十二頁(yè)，共51頁(yè)。目標(biāo)目標(biāo): 相對(duì)于靜態(tài)相對(duì)于靜態(tài)(jngti)互補(bǔ)互補(bǔ)CMOS, 減少晶體管個(gè)數(shù)減少晶體管個(gè)數(shù)第43頁(yè)/共51頁(yè)第四十三頁(yè)，共51頁(yè)。OUTTpDDVVVVDDVSSPDN1OutDDVSSPDN2OutAABBM1M2差分串聯(lián)電壓開關(guān)差

16、分串聯(lián)電壓開關(guān)(kigun)邏輯邏輯 (DCVSL)PDN1與PDN2互斥若OUT初值為1，輸入(shr)使PDN1導(dǎo)通，引起OUT下拉。M1與PDN1競(jìng)爭(zhēng)，而M2與PDN2關(guān)斷，處于高阻。PDN1使OUT低于 ，M2給導(dǎo)通，使 為1，M1關(guān)斷OUTOUT第44頁(yè)/共51頁(yè)第四十四頁(yè)，共51頁(yè)。InputsSwitchNetworkOutOutABAB NMOS晶體管晶體管 沒有靜態(tài)功耗沒有靜態(tài)功耗減少晶體管數(shù)目(shm)輸入連接G/S/Dl特點(diǎn)特點(diǎn): 開關(guān)網(wǎng)絡(luò)開關(guān)網(wǎng)絡(luò)+緩沖器緩沖器 l - 結(jié)構(gòu)簡(jiǎn)單結(jié)構(gòu)簡(jiǎn)單=寄生寄生(jshng)小小=速度快速度快l理想開關(guān)理想開關(guān) l - 低導(dǎo)通電阻和低寄

17、生低導(dǎo)通電阻和低寄生(jshng)電容電容實(shí)例: 與門第45頁(yè)/共51頁(yè)第四十五頁(yè)，共51頁(yè)。互補(bǔ)數(shù)據(jù)輸入互補(bǔ)數(shù)據(jù)輸入用較少管子實(shí)現(xiàn)加法器用較少管子實(shí)現(xiàn)加法器和異或功能和異或功能差分信號(hào)極性免去了多差分信號(hào)極性免去了多余反相器余反相器屬于靜態(tài)邏輯（輸出屬于靜態(tài)邏輯（輸出(shch)節(jié)點(diǎn)總是通過一節(jié)點(diǎn)總是通過一個(gè)低阻抗路徑連接到個(gè)低阻抗路徑連接到Vdd或者或者GND），有較好抑噪），有較好抑噪能力能力模塊化結(jié)構(gòu)模塊化結(jié)構(gòu):門的拓?fù)浣Y(jié)門的拓?fù)浣Y(jié)構(gòu)相同，輸入排列不同。構(gòu)相同，輸入排列不同。第46頁(yè)/共51頁(yè)第四十六頁(yè)，共51頁(yè)。第47頁(yè)/共51頁(yè)第四十七頁(yè)，共51頁(yè)。In1In2PDNIn3MeMpClkClkOutCLOutClkClkABCMpMe兩相位兩相位(xingwi)工作工作 預(yù)充電預(yù)充電 (CLK = 0) 求值求值 (CLK = 1)其對(duì)偶邏輯(lu j)門也可行第48頁(yè)/共51頁(yè)第