北郵數(shù)字邏輯期中試習(xí)題及參考答案

1、北京郵電大學(xué)數(shù)字電路與邏輯設(shè)計(jì)期中考試試題 班級(jí) 姓名 班內(nèi)序號(hào) 題號(hào)一二三四五六七八總成績分?jǐn)?shù)201210101020108得分注意：所有答案（包括選擇題和計(jì)算題）一律寫在試卷紙上，如果卷面位置不夠，請(qǐng)寫在試卷的背后，否則不計(jì)成績。一、（每題1分，共20分）判斷（填或×）、單項(xiàng)選擇題（請(qǐng)先在本試卷上答題之后，將全部答案匯總到本題末尾的表格中。）1ECL邏輯門與TTL門相比，主要優(yōu)點(diǎn)是抗干擾能力強(qiáng)。（ ）2CMOS門電路在使用時(shí)允許輸入端懸空，并且懸空的輸入端相當(dāng)于輸入邏輯“1”。( )3.若對(duì)4位二進(jìn)制碼(B3B2B1B0)進(jìn)行奇校驗(yàn)編碼，則校驗(yàn)位C= B3ÅB2

2、7;B1ÅB0Å1。（ ）4.根據(jù)表1-1，用CMOS4000系列的邏輯門驅(qū)動(dòng)TTL74系列的邏輯門，驅(qū)動(dòng)門與負(fù)載門之間的電平匹配不存在問題（ ）5. 根據(jù)表1-1，用CMOS4000系列的邏輯門驅(qū)動(dòng)TTL74系列的邏輯門，驅(qū)動(dòng)門與負(fù)載門之間的電流驅(qū)動(dòng)能力不存在問題（ ） 表1-1常用的TTL和CMOS門的典型參數(shù)6當(dāng)時(shí)，必有兩個(gè)最小項(xiàng)之和。（）7. CMOS門電路的靜態(tài)功耗很低，但在輸入信號(hào)動(dòng)態(tài)轉(zhuǎn)換時(shí)會(huì)有較大的電流，工作頻率越高，靜態(tài)功耗越大。（）8. 邏輯函數(shù)的表達(dá)式是不唯一的，但其標(biāo)準(zhǔn)的最小項(xiàng)之和的表達(dá)式是唯一的。（）9用數(shù)據(jù)分配器加上門電路可以實(shí)現(xiàn)任意的邏輯函數(shù)。（

3、 ）10.格雷BCD碼具有單位距離特性（任意兩個(gè)相鄰的編碼之間僅有一位不同）且是無權(quán)代碼。（）11關(guān)于函數(shù)，下列說法中正確的有 B 。A. 不存在冒險(xiǎn)；B. 存在靜態(tài)邏輯冒險(xiǎn)，需要加冗余項(xiàng)和進(jìn)行消除；C. 存在靜態(tài)功能冒險(xiǎn)，需要加冗余項(xiàng)和進(jìn)行消除；D. 當(dāng)輸入ABCD從 00010100變化時(shí)存在靜態(tài)邏輯冒險(xiǎn)。12.邏輯函數(shù)F=AB和G=AB滿足關(guān)系  D   。 A.B.C.D.13.若邏輯函數(shù),則 A 。A.B.1C.D.14.若干個(gè)具有三態(tài)輸出的電路輸出端接到一點(diǎn)工作時(shí)，必須保證  B   

4、;。 A.任何時(shí)刻最多只能有一個(gè)電路處于高阻態(tài)，其余應(yīng)處于工作態(tài)。B.任何時(shí)刻最多只能有一個(gè)電路處于工作態(tài)，其余應(yīng)處于高阻態(tài)。C.任何時(shí)刻至少有一個(gè)電路處于高阻態(tài)，其余應(yīng)處于工作態(tài)。D.任何時(shí)刻至少有一個(gè)電路處于工作態(tài)，其余應(yīng)處于高阻態(tài)。15可以用來傳輸連續(xù)變化的模擬信號(hào)的電路是 D 。A. 三態(tài)輸出的門電路。； B. 漏極開路的CMOS門電路；C. ECL門電路； D. CMOS傳輸門16邏輯表達(dá)式的對(duì)偶式為 B 。A B. C. D. 17下列說法中正確的是 D 。A三態(tài)門的輸出端可以直接并聯(lián)，實(shí)現(xiàn)線或邏輯功能。B. OC門的輸出端可以直接并聯(lián)，實(shí)現(xiàn)線或邏輯功能。 COD門的輸出

5、端可以直接并聯(lián)，實(shí)現(xiàn)線或邏輯功能。DECL門的輸出端可以直接并聯(lián)，實(shí)現(xiàn)線或邏輯功能。18某集成電路芯片，查手冊知其最大輸出低電平UOLmax=，最大輸入低電平UILmax=，最小輸出高電平UOHmin=，最小輸入高電平UIHmin=，則其低電平噪聲容限UNL和高電平噪聲容限UNH分別是 C 。A. 、 、 C. 、 、19下列說法中不屬于組合電路的特點(diǎn)的是 C 。A. 組合電路由邏輯門構(gòu)成；B. 組合電路不含記憶存儲(chǔ)單元； C. 組合電路的輸出到輸入有反饋回路； D.任何時(shí)刻組合電路的輸出只與當(dāng)時(shí)的輸入有關(guān)，而與電路過去的輸入無關(guān)。20在圖1-1的CMOS門電路中，輸出為高電平的有 D 。 A

6、. B. C. D. 圖1-1答案匯總：1234567891011121314151617181920BDABDBDCCD二、（共12分）器件的內(nèi)部電路如圖2-1所示，A，B為輸入，F(xiàn)為輸出。（1），寫出L、M、N、O、F點(diǎn)與輸入A、B間的相對(duì)邏輯關(guān)系表達(dá)式。（2），畫出該器件的符號(hào)。解：（1）L=AB M=CD （10分）圖2-1（2）（2分）三、（10分) 請(qǐng)用最少的或非門設(shè)計(jì)一個(gè)檢出8421BCD碼能被4整除的邏輯電路（輸入變量為ABCD，且提供反變量）：（1）根據(jù)功能需求完成表3-1真值表的填寫；（2）并寫出該函數(shù)的標(biāo)準(zhǔn)與或表達(dá)式（使用；形式）；（3）將真值表填入圖3-1的卡諾圖，并用

7、卡諾圖法簡化為最簡或與式；（4）用或非門實(shí)現(xiàn)該函數(shù)，畫出邏輯圖。表3-1輸入A B C D輸出 F 圖3-1解：真值表（2分）輸入ABCD輸出F00001000100010000110010010101001100011101000110010101010111100110111101111 （2分）（2分）（2分）（2分）四、（10分）請(qǐng)用代數(shù)法化簡函數(shù)為最簡與或表達(dá)式，畫出實(shí)現(xiàn)此邏輯函數(shù)的最簡CMOS電路。解： （化簡8分，圖2分）五、（10分）TTL門構(gòu)成的電路如圖5-1所示，請(qǐng)給電阻RL選擇合適的阻值。已知OC門輸出管截止時(shí)的漏電流為IOH=200A，OC門輸出管導(dǎo)通時(shí)允許的最大負(fù)載電

8、流為IOLmax=16mA；負(fù)載門的低電平輸入電流為IIL=1mA，高電平輸入電流為IIH=40A， VCC=5V，要求OC門的輸出高電平VOH，輸出低電平VOL 。解：n=2 m=7 m=4 圖5-1 （5分/個(gè)）六、（20分）求函數(shù)F=（A+B）（B+C）（A+C）的標(biāo)準(zhǔn)與或表達(dá)式，并分別用譯碼器74LS138（輸出低電平有效，功能表見6-1）、數(shù)據(jù)選擇器75LS153（功能表見6-2）、數(shù)據(jù)分配器74LS155（功能表見6-3）和最少的門電路實(shí)現(xiàn)此函數(shù)（輸入不提供反變量，在圖6-1所給的符號(hào)圖上完成) 。表6-1 74LS138功能表 表6-2 74LS153功能表表6-3 74LS15

9、5功能表 圖6-1解：F=（A+B）（B+C）（A+C） = =m（3，5，6，7）（2分）（18分）七、（10分）邏輯函數(shù)。已知該函數(shù)的約束條件為， （1）將邏輯函數(shù)及約束條件填入圖7-1，利用卡諾圖將函數(shù)化簡為最簡與或表達(dá)式；（2）將邏輯函數(shù)及約束條件填入圖7-2，利用卡諾圖簡化為最簡與或非表達(dá)式。 圖7-1 圖7-2解：（1）（2分）（3分）（2）（2分）（3分）八、（8分）由四位數(shù)碼比較器7485(功能表見表8-1)和四位加法器74283構(gòu)成的電路如圖8-1所示，若輸入為2421BCD碼，（1）在真值表8-2中完成輸出的填寫；（2）說明該電路完成什么編碼的轉(zhuǎn)換。表8-1 7485的功能表表8-2 十進(jìn)制數(shù)2421BCD碼I3I2I1I08421BCD碼Y3Y2Y1Y000000100012001030011401005101161100711018111091111 圖8-1解：（1）（5分）十進(jìn)制