FPGA的設(shè)計(jì)方法與要求ppt課件

1、1.2 FPGA的設(shè)計(jì)方法與要求 n1.2.1現(xiàn)代數(shù)字系統(tǒng)的設(shè)計(jì)方法n傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)一般是采用搭積木式的方法進(jìn)行，即由器件搭成電路板，由電路板搭成數(shù)字系統(tǒng)。系統(tǒng)常用的“積木塊是固定功能的標(biāo)準(zhǔn)集成電路，如 74/54系列TTL）、4000/4500系列CMOS芯片和一些固定功能的大規(guī)模集成電路。設(shè)計(jì)者根據(jù)需要選擇合適的器件，由器件組成電路板，最后完成系統(tǒng)設(shè)計(jì)。傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)只能對(duì)電路板進(jìn)行設(shè)計(jì)，通過設(shè)計(jì)電路板來實(shí)現(xiàn)系統(tǒng)功能。 1.2.1現(xiàn)代數(shù)字系統(tǒng)的設(shè)計(jì)方法n進(jìn)入到20世紀(jì)90年代以后， EDA電子設(shè)計(jì)自動(dòng)化技術(shù)的發(fā)展和普及給數(shù)字系統(tǒng)的設(shè)計(jì)帶來了革命性的變化。在器件方面，可編程邏輯器件飛

2、速發(fā)展。利用EDA工具，采用可編程邏輯器件，正在成為數(shù)字系統(tǒng)設(shè)計(jì)的主流。 n采用可編程邏輯器件通過對(duì)器件內(nèi)部的設(shè)計(jì)來實(shí)現(xiàn)系統(tǒng)功能，是一種基于芯片的設(shè)計(jì)方法。設(shè)計(jì)者可以根據(jù)需要定義器件的內(nèi)部邏輯和管腳，將電路板設(shè)計(jì)的大部分工作放在芯片的設(shè)計(jì)中進(jìn)行，通過對(duì)芯片設(shè)計(jì)實(shí)現(xiàn)數(shù)字系統(tǒng)的邏輯功能。靈活的內(nèi)部功能塊組合、管腳定義等，可大大減輕電路設(shè)計(jì)和電路板設(shè)計(jì)的工作量和難度，有效地增強(qiáng)設(shè)計(jì)的靈活性，提高工作效率。同時(shí)采用可編程邏輯器件，設(shè)計(jì)人員在實(shí)驗(yàn)室可反復(fù)編程，修改錯(cuò)誤，以期盡快開發(fā)產(chǎn)品，迅速占領(lǐng)市場(chǎng)。基于芯片的設(shè)計(jì)方法可以減少芯片的數(shù)量，縮小系統(tǒng)體積，降低能源消耗，提高系統(tǒng)的性能和可靠性。 n采用可編程

3、邏輯器件芯片和EDA軟件，在實(shí)驗(yàn)室里就可以完成數(shù)字系統(tǒng)的設(shè)計(jì)和生產(chǎn)。可以實(shí)現(xiàn)無芯片EDA公司，專業(yè)從事IP模塊生產(chǎn)。也可以實(shí)現(xiàn)無生產(chǎn)線集成電路設(shè)計(jì)公司的運(yùn)作?？梢哉f，當(dāng)今的數(shù)字系統(tǒng)設(shè)計(jì)已經(jīng)離不開可編程邏輯器件和EDA設(shè)計(jì)工具。 1. EDA技術(shù)技術(shù) n（1EDA技術(shù)的內(nèi)涵技術(shù)的內(nèi)涵nEDAElectronics Design Automation即電子設(shè)計(jì)自動(dòng)化。現(xiàn)即電子設(shè)計(jì)自動(dòng)化?，F(xiàn)在數(shù)字系統(tǒng)設(shè)計(jì)依靠手工已經(jīng)無法滿在數(shù)字系統(tǒng)設(shè)計(jì)依靠手工已經(jīng)無法滿足設(shè)計(jì)要求，設(shè)計(jì)工作需要在計(jì)算機(jī)足設(shè)計(jì)要求，設(shè)計(jì)工作需要在計(jì)算機(jī)上采用上采用EDA技術(shù)完成。技術(shù)完成。EDA技術(shù)以計(jì)技術(shù)以計(jì)算機(jī)硬件和系統(tǒng)軟件為基本

4、工作平臺(tái)，算機(jī)硬件和系統(tǒng)軟件為基本工作平臺(tái)，采用采用EDA通用支撐軟件和應(yīng)用軟件包，通用支撐軟件和應(yīng)用軟件包，在計(jì)算機(jī)上幫助電子設(shè)計(jì)工程師完成在計(jì)算機(jī)上幫助電子設(shè)計(jì)工程師完成電路的功能設(shè)計(jì)、邏輯設(shè)計(jì)、性能分電路的功能設(shè)計(jì)、邏輯設(shè)計(jì)、性能分析、時(shí)序測(cè)試直至析、時(shí)序測(cè)試直至 PCB印刷電路板印刷電路板的自動(dòng)設(shè)計(jì)等。在的自動(dòng)設(shè)計(jì)等。在EDA軟件的支持下，軟件的支持下，設(shè)計(jì)者完成對(duì)系統(tǒng)功能的進(jìn)行描述，設(shè)計(jì)者完成對(duì)系統(tǒng)功能的進(jìn)行描述，由計(jì)算機(jī)軟件進(jìn)行處理得到設(shè)計(jì)結(jié)果。由計(jì)算機(jī)軟件進(jìn)行處理得到設(shè)計(jì)結(jié)果。利用利用EDA設(shè)計(jì)工具，設(shè)計(jì)者可以預(yù)知設(shè)計(jì)工具，設(shè)計(jì)者可以預(yù)知設(shè)計(jì)結(jié)果，減少設(shè)計(jì)的盲目性，極大設(shè)計(jì)結(jié)果，

5、減少設(shè)計(jì)的盲目性，極大地提高設(shè)計(jì)的效率。地提高設(shè)計(jì)的效率。 （1EDA技術(shù)的內(nèi)涵技術(shù)的內(nèi)涵nEDA通用支撐軟件和應(yīng)用軟件包涉及到電路和系統(tǒng)、數(shù)據(jù)庫(kù)、圖形學(xué)、圖論和拓?fù)溥壿?、?jì)算數(shù)學(xué)、優(yōu)化理論等多學(xué)科，EDA軟件的技術(shù)指標(biāo)有自動(dòng)化程度，功能完善度，運(yùn)行速度，操作界面，數(shù)據(jù)開放性和互換性不同廠商的EDA軟件可相互兼容等。n EDA技術(shù)包括電子電路設(shè)計(jì)的各個(gè)領(lǐng)域：即從低頻電路到高頻電路、從線性電路到非線性電路、從模擬電路到數(shù)字電路、從分立電路到集成電路的全部設(shè)計(jì)過程，涉及到電子工程師進(jìn)行產(chǎn)品開發(fā)的全過程，以及電子產(chǎn)品生產(chǎn)的全過程中期望由計(jì)算機(jī)提供的各種輔助工作。（2） EDA技術(shù)的基本特征技術(shù)的基本

6、特征n采用高級(jí)語言描述，具有系統(tǒng)級(jí)仿真和綜合能力是EDA技術(shù)的基本特征。與這些基本特征有關(guān)的幾個(gè)概念是：n并行工程和“自頂向下設(shè)計(jì)方法n硬件描述語言HDL）n邏輯綜合與優(yōu)化n開放性和標(biāo)準(zhǔn)化n庫(kù)Library） 并行工程和并行工程和“自頂向下設(shè)自頂向下設(shè)計(jì)方法計(jì)方法n并行工程是一種系統(tǒng)化的、集成化的、并行的產(chǎn)品及相關(guān)過程的開發(fā)模式相關(guān)過程主要指制造和維護(hù)）。這一模式使開發(fā)者從一開始就要考慮到產(chǎn)品生存周期的質(zhì)量、本錢、開發(fā)時(shí)間及用戶的需求等等諸多方面因素?！眓 “自頂向下”（Topdown的設(shè)計(jì)方法從系統(tǒng)級(jí)設(shè)計(jì)入手，在頂層進(jìn)行功能方框圖的劃分和結(jié)構(gòu)設(shè)計(jì)；在方框圖一級(jí)進(jìn)行仿真、糾錯(cuò)，并用硬件描述語言

7、對(duì)高層次的系統(tǒng)行為進(jìn)行描述；在功能一級(jí)進(jìn)行驗(yàn)證，然后用邏輯綜合優(yōu)化工具生成具體的門級(jí)邏輯電路的網(wǎng)表，其對(duì)應(yīng)的物理實(shí)現(xiàn)級(jí)可以是印刷電路板或?qū)Ｓ眉呻娐??！?Topdown設(shè)計(jì)方法有利于在早期發(fā)現(xiàn)產(chǎn)品結(jié)構(gòu)設(shè)計(jì)中的錯(cuò)誤，提高設(shè)計(jì)的一次成功率，在EDA技術(shù)中被廣泛采用。 硬件描述語言硬件描述語言HDL）n用硬件描述語言進(jìn)行電路與系統(tǒng)的設(shè)計(jì)是當(dāng)前EDA技術(shù)的一個(gè)重要特征。硬件描述語言突出優(yōu)點(diǎn)是：語言的公開可利用性；設(shè)計(jì)與工藝的無關(guān)性；寬范圍的描述能力；便于組織大規(guī)模系統(tǒng)的設(shè)計(jì)；便于設(shè)計(jì)的復(fù)用和繼承等。與原理圖輸入設(shè)計(jì)方法相比較，硬件描述語言更適合規(guī)模日益增大的電子系統(tǒng)。硬件描述語言使得設(shè)計(jì)者在比較抽象的

8、層次上描述設(shè)計(jì)的結(jié)構(gòu)和內(nèi)部特征，是進(jìn)行邏輯綜合優(yōu)化的重要工具。目前最常用的IEEE標(biāo)準(zhǔn)硬件描述語言有VHD L和Verilog-HDL。 邏輯綜合與優(yōu)化邏輯綜合與優(yōu)化n邏輯綜合功能將高層次的系統(tǒng)行為設(shè)計(jì)自動(dòng)翻譯成門級(jí)邏輯的電路描述，做到了設(shè)計(jì)與工藝的獨(dú)立。優(yōu)化則是對(duì)于上述綜合生成的電路網(wǎng)表，根據(jù)布爾方程功能等效的原則，用更小、更快的綜合結(jié)果替代一些復(fù)雜的邏輯電路單元，根據(jù)指定的目標(biāo)庫(kù)映射成新的網(wǎng)表。 開放性和標(biāo)準(zhǔn)化開放性和標(biāo)準(zhǔn)化nEDA系統(tǒng)的框架是一種軟件平臺(tái)結(jié)構(gòu)，它為不同的EDA工具提供操作環(huán)境。框架提供與硬件平臺(tái)無關(guān)的圖形用戶界面以及工具之間的通信、設(shè)計(jì)數(shù)據(jù)和設(shè)計(jì)流程的管理，以及各種與數(shù)據(jù)

9、庫(kù)相關(guān)的服務(wù)項(xiàng)目等。一個(gè)建立了符合標(biāo)準(zhǔn)的開放式框架結(jié)構(gòu)EDA系統(tǒng)，可以接納其他廠商的EDA工具一起進(jìn)行設(shè)計(jì)工作?？蚣茏鳛橐惶资褂煤团渲肊DA軟件包的規(guī)范，可以實(shí)現(xiàn)各種EDA工具間的優(yōu)化組合，將各種EDA工具集成在一個(gè)統(tǒng)一管理的環(huán)境之下，實(shí)現(xiàn)資源共享。nEDA框架標(biāo)準(zhǔn)化和硬件描述語言等設(shè)計(jì)數(shù)據(jù)格式的標(biāo)準(zhǔn)化可集成不同設(shè)計(jì)風(fēng)格和應(yīng)用的要求導(dǎo)致各具特色的 EDA工具在同一個(gè)工作站上。集成的EDA系統(tǒng)不僅能夠?qū)崿F(xiàn)高層次的自動(dòng)邏輯綜合、版圖綜合和測(cè)試碼生成，而且可以使各個(gè)仿真器對(duì)同一個(gè)設(shè)計(jì)進(jìn)行協(xié)同仿真，進(jìn)一步提高了EDA系統(tǒng)的工作效率和設(shè)計(jì)的正確性。庫(kù)庫(kù)Library）n庫(kù)是支持EDA工具完成各種自動(dòng)設(shè)計(jì)

10、過程的關(guān)鍵。EDA設(shè)計(jì)公司與半導(dǎo)體生產(chǎn)廠商緊密合作、共同開發(fā)了各種庫(kù)，如邏輯模擬時(shí)的模擬庫(kù)、邏輯綜合時(shí)的綜合庫(kù)、版圖綜合時(shí)的版圖庫(kù)、測(cè)試綜合時(shí)的測(cè)試庫(kù)等等，這些庫(kù)支持EDA工具完成各種自動(dòng)設(shè)計(jì)。 （3EDA的基本工具的基本工具nEDA工具的整體概念是電子系統(tǒng)設(shè)計(jì)自動(dòng)化。EDA的物理工具完成和解決設(shè)計(jì)中如芯片布局、印刷電路板布線、電氣性能分析，設(shè)計(jì)規(guī)則檢查等問題的物理工具?；诰W(wǎng)表、布爾邏輯、傳輸時(shí)序等概念的邏輯工具，設(shè)計(jì)輸入采用原理圖編輯器或硬件描述語言進(jìn)行，利用EDA系統(tǒng)完成邏輯綜合、仿真、優(yōu)化等過程，生成網(wǎng)表或VHDL、Verilog-HDL的結(jié)構(gòu)化描述。細(xì)分有：編輯器、仿真器、檢查/分析

11、工具、優(yōu)化綜合工具等。n文字編輯器在系統(tǒng)級(jí)設(shè)計(jì)中用來編輯硬件系統(tǒng)的描述語言如VHDL和Verilog-HDL，在其他層次用來編輯電路的硬件描述語言文本如SPICE的文本輸入。n圖形編輯器用于硬件設(shè)計(jì)的各個(gè)層次。在版圖級(jí)，圖形編輯器用來編輯表示硅工藝加工過程的幾何圖形。在高于版圖層次的其他級(jí)，圖形編輯器用來編輯硬件系統(tǒng)的方框圖、原理圖等。典型的原理圖輸入工具包括基本單元符號(hào)庫(kù)基本單元的圖形符號(hào)和仿真模型）、原理圖編輯器的編輯功能、產(chǎn)生網(wǎng)表的功能3個(gè)組成部分。 n仿真器又稱模擬器，用來幫助設(shè)計(jì)者驗(yàn)證設(shè)計(jì)的正確性。在硬件系統(tǒng)設(shè)計(jì)的各個(gè)層次都要用到仿真器。在數(shù)字系統(tǒng)設(shè)計(jì)中，硬件系統(tǒng)由數(shù)字邏輯器件以及它

12、們之間的互連來表示。仿真器的用途是確定系統(tǒng)的輸入/輸出關(guān)系，所采用的方法是把每一個(gè)數(shù)字邏輯器件映射為一個(gè)或幾個(gè)過程，把整個(gè)系統(tǒng)映射為由進(jìn)程互連構(gòu)成的進(jìn)程網(wǎng)絡(luò)，這種由進(jìn)程互連組成的網(wǎng)絡(luò)就是設(shè)計(jì)的仿真模型。 n檢查/分析工具在集成電路設(shè)計(jì)的各個(gè)層次都會(huì)用到。在版圖級(jí)，采用設(shè)計(jì)規(guī)則檢查工具來保證版圖所表示的電路能被可靠地制造出來。在邏輯門級(jí)，檢查/分析工具用來檢查是否有違反扇出規(guī)則的連接關(guān)系。時(shí)序分析器用來檢查電路中的最大和最小延時(shí)。n 優(yōu)化/綜合工具可以將硬件的高層次描述轉(zhuǎn)換為低層次描述，也可以將硬件的行為描述轉(zhuǎn)換為結(jié)構(gòu)描述，轉(zhuǎn)換過程通常伴隨著設(shè)計(jì)的某種改進(jìn)。如在邏輯門級(jí)，可用邏輯最小化來對(duì)布爾表

13、達(dá)式進(jìn)行簡(jiǎn)化。在寄存器級(jí)，優(yōu)化工具可用來確定控制序列和數(shù)據(jù)路徑的最優(yōu)組合。 2. 現(xiàn)代數(shù)字系統(tǒng)的設(shè)計(jì)方法現(xiàn)代數(shù)字系統(tǒng)的設(shè)計(jì)方法 n現(xiàn)代數(shù)字系統(tǒng)的設(shè)計(jì)采用“ Topdown”（自頂向下設(shè)計(jì)方法，設(shè)計(jì)步驟如右邊圖1.2.1所示。 n在“ Topdown”（自頂向下的設(shè)計(jì)方法中，設(shè)計(jì)者首先需要對(duì)整個(gè)系統(tǒng)進(jìn)行方案設(shè)計(jì)和功能劃分，擬訂采用一片或幾片專用集成電路ASIC來實(shí)現(xiàn)系統(tǒng)的關(guān)鍵電路，系統(tǒng)和電路設(shè)計(jì)師親自參與這些專用集成電路的設(shè)計(jì)，完成電路和芯片版圖，再交由IC工廠投片加工，或者采用可編程ASIC例如 CPLD和 FPGA現(xiàn)場(chǎng)編程實(shí)現(xiàn)。 n在“ Topdown”（自頂向下的設(shè)計(jì)中，行為設(shè)計(jì)確定該電子

14、系統(tǒng)或VLSI芯片的功能、性能及允許的芯片面積和成本等。結(jié)構(gòu)設(shè)計(jì)根據(jù)系統(tǒng)或芯片的特點(diǎn)，將其分解為接口清晰、相互關(guān)系明確、盡可能簡(jiǎn)單的子系統(tǒng)，得到一個(gè)總體結(jié)構(gòu)。這個(gè)結(jié)構(gòu)可能包括算術(shù)運(yùn)算單元、控制單元、數(shù)據(jù)通道、各種算法狀態(tài)機(jī)等。邏輯設(shè)計(jì)把結(jié)構(gòu)轉(zhuǎn)換成邏輯圖，設(shè)計(jì)中盡可能采用規(guī)則的邏輯結(jié)構(gòu)或采用經(jīng)過考驗(yàn)的邏輯單元或模塊。電路設(shè)計(jì)將邏輯圖轉(zhuǎn)換成電路圖，一般都需進(jìn)行硬件仿真，以最終確定邏輯設(shè)計(jì)的正確性。版圖設(shè)計(jì)將電路圖轉(zhuǎn)換成版圖，如果采用可編程器件就可以在可編程器件的開發(fā)工具時(shí)進(jìn)行編程制片。n利用HDL語言，采用“ Topdown”（自頂向下設(shè)計(jì)方法的設(shè)計(jì)系統(tǒng)硬件電路，一般分為三個(gè)步驟，如圖1.2.2所

15、示。 圖1.2.2 “ Topdown”（自頂向下設(shè)計(jì)系統(tǒng)硬件的過程行為描述： n對(duì)系統(tǒng)進(jìn)行行為描述的目的是在系統(tǒng)設(shè)計(jì)的初始階段，通過對(duì)系統(tǒng)行為描述的仿真來發(fā)現(xiàn)系統(tǒng)設(shè)計(jì)中存在的問題。在行為描述階段，考慮的是系統(tǒng)的結(jié)構(gòu)及其工作過程是否能達(dá)到系統(tǒng)設(shè)計(jì)規(guī)格書的要求，并不考慮其實(shí)際的操作和算法用什么方法來實(shí)現(xiàn)。行為描述是對(duì)整個(gè)系統(tǒng)的數(shù)學(xué)模型的描述，其設(shè)計(jì)與器件工藝無關(guān)。寄存器傳輸描述RTL n（又稱數(shù)據(jù)流描述將行為方式描述的HDL程序，采用RTL方式描述，導(dǎo)出系統(tǒng)的邏輯表達(dá)式，再用仿真工具對(duì)RTL方式描述的程序進(jìn)行仿真。如果仿真通過，就可以利用邏輯綜合工具進(jìn)行綜合了。 邏輯綜合 n利用邏輯綜合工具，將

16、RTL方式描述的程序轉(zhuǎn)換成用基本邏輯元件表示的文件門級(jí)網(wǎng)絡(luò)表），也可將綜合結(jié)果以邏輯原理圖方式輸出。此后再對(duì)邏輯綜合結(jié)果在門電路級(jí)上進(jìn)行仿真，并檢查定時(shí)關(guān)系，如果一切正常，那么系統(tǒng)的硬件設(shè)計(jì)基本結(jié)束。 2. 現(xiàn)代數(shù)字系統(tǒng)的設(shè)計(jì)方法現(xiàn)代數(shù)字系統(tǒng)的設(shè)計(jì)方法n如果在某一層上仿真發(fā)現(xiàn)問題，就應(yīng)返回上一層，尋找和修改相應(yīng)的錯(cuò)誤，然后再向下繼續(xù)未完的工作。n由邏輯綜合工具產(chǎn)生門級(jí)網(wǎng)絡(luò)表后，在最終完成硬件設(shè)計(jì)時(shí)，還可以有兩種選擇：一種是由自動(dòng)布線程序?qū)⒕W(wǎng)絡(luò)表轉(zhuǎn)換成相應(yīng)的ASIC芯片的制造工藝，定制ASIC芯片；第二種是將網(wǎng)絡(luò)表轉(zhuǎn)換成相應(yīng)的PLD編程碼點(diǎn)，利用PLD完成硬件電路的設(shè)計(jì)。n利用HDL語言，采用“

17、 Topdown”（自頂向下設(shè)計(jì)方法具有以下優(yōu)點(diǎn)：n 在“ Topdown”（自頂向下的設(shè)計(jì)過程中，每一步都可以進(jìn)行仿真，可以在系統(tǒng)設(shè)計(jì)過程發(fā)現(xiàn)設(shè)計(jì)存在的問題，可大大縮短系統(tǒng)的設(shè)計(jì)周期，降低費(fèi)用，使電路設(shè)計(jì)更趨合理，其體積和功耗也可減小。 n 采用HDL語言，就可免除編寫邏輯表達(dá)式或真值表的過程，使設(shè)計(jì)難度大幅度下降，從而可以縮短設(shè)計(jì)周期。n 采用HDL語言設(shè)計(jì)系統(tǒng)硬件電路時(shí)，主要的設(shè)計(jì)文件是用HDL語言編寫的源程序，也可以將HDL語言編寫的源程序轉(zhuǎn)換成電原理圖形式輸出，降低了硬件電路設(shè)計(jì)難度，。n 用HDL語言的源程序作為歸檔文件資料量小，便于保存，可繼承性好。1.2.2 優(yōu)秀FPGA設(shè)計(jì)的

18、重要特征nFPGA可以替代其它PLD或者各種中小規(guī)模數(shù)字邏輯芯片在數(shù)字系統(tǒng)中廣泛應(yīng)用。FPGA也是實(shí)現(xiàn)具有不同邏輯功能ASIC的有效的方法。FPGA是進(jìn)行原型設(shè)計(jì)最理想的載體，原型機(jī)的最初框架和實(shí)現(xiàn)通過FPGA來驗(yàn)證，可以降低成本、縮短開發(fā)周期。利用FPGA的可重配置功能，可以在使用過程中，在不改變所設(shè)計(jì)的設(shè)備的硬件電路情況下，改變?cè)O(shè)備的功能。n優(yōu)秀的FPGA設(shè)計(jì)與系統(tǒng)需求文檔SRD，System Requirement Document和客戶的規(guī)范保持一致。一個(gè)優(yōu)秀的FPGA設(shè)計(jì)不僅僅必須要達(dá)到客戶和系統(tǒng)的基本要求，而且需要具有可讀性、可重復(fù)性和可測(cè)性這三個(gè)重要的特征。n可讀性好要求：nFP

19、GA設(shè)計(jì)的原理圖和硬件描述語言設(shè)計(jì)應(yīng)該包含有足夠詳細(xì)的注釋；n每張?jiān)韴D之間的關(guān)系以及硬件描述的模塊之間的互連關(guān)系的詳細(xì)說明；n各個(gè)模塊的詳細(xì)說明。1. 可讀性可讀性n例如，狀態(tài)機(jī)的文檔應(yīng)當(dāng)包含狀態(tài)圖或功能描述。布爾方程的實(shí)現(xiàn)過程也應(yīng)該寫在文檔中，甚至應(yīng)當(dāng)寫在源代碼里面，包括簡(jiǎn)化前的或簡(jiǎn)化后的布爾方程。FPGA的設(shè)計(jì)文檔也應(yīng)該包含用戶自己創(chuàng)建的約束文件，還應(yīng)該說明在設(shè)計(jì)、實(shí)現(xiàn)和驗(yàn)證階段使用的各個(gè)輸出文件。例如在綜合后，應(yīng)當(dāng)說明網(wǎng)表文件的硬件描述語言類型、目的等。n許多研究機(jī)構(gòu)的研究表明：投入一定的時(shí)間寫好文檔，可以在調(diào)試、測(cè)試和維護(hù)設(shè)計(jì)過程中節(jié)省大量的時(shí)間。一個(gè)具有好文檔的和經(jīng)過驗(yàn)證的電路設(shè)計(jì)，可以很容易地被重用，可以大大的節(jié)省開發(fā)時(shí)間。2. 可重復(fù)性可重復(fù)性 n可重復(fù)性要求：