第2章 可編程邏輯器件

1、第第2章章 可編程邏輯器件可編程邏輯器件2.1 2.1 概論概論2.2 2.2 簡單簡單PLDPLD原理原理2.3 CPLD 2.3 CPLD 的結構與工作原理的結構與工作原理2.4 FPGA 2.4 FPGA 的結構與工作原理的結構與工作原理2.5 2.5 硬件測試技術硬件測試技術2.6 FPGA/CPLD2.6 FPGA/CPLD產(chǎn)品概述產(chǎn)品概述2.7 2.7 編程與配置編程與配置2 數(shù)字電路系統(tǒng)分為組合電路和時序電路，均可由基數(shù)字電路系統(tǒng)分為組合電路和時序電路，均可由基本門構成。本門構成。 組合電路在邏輯上輸出總是當前輸入的函數(shù)；組合電路在邏輯上輸出總是當前輸入的函數(shù)； 時序電路的輸出是

2、當前系統(tǒng)狀態(tài)與當前輸入的函數(shù)，時序電路的輸出是當前系統(tǒng)狀態(tài)與當前輸入的函數(shù)，它含有存儲元件。它含有存儲元件。 任何組合邏輯函數(shù)都可化為任何組合邏輯函數(shù)都可化為“與與-或或”表達式，表達式，從而從而都可用都可用“與與”門和門和“或或”門來實現(xiàn)門來實現(xiàn)。 時序電路都可由組合電路加上存儲元件（鎖存器、時序電路都可由組合電路加上存儲元件（鎖存器、觸發(fā)器、觸發(fā)器、RAM）構成。）構成。由此，提出了由此，提出了乘積項邏輯可編程乘積項邏輯可編程結構。結構。2.1 2.1 概論概論PLD（Programmable Logic Device）3 特點：結構簡單。特點：結構簡單。 后來，又根據(jù)后來，又根據(jù)ROM工

3、作原理、地址信號和輸出工作原理、地址信號和輸出數(shù)據(jù)的關系，以及數(shù)據(jù)的關系，以及ASIC的門陣列法得到啟發(fā)，構造的門陣列法得到啟發(fā)，構造出另一種可編程邏輯結構，即出另一種可編程邏輯結構，即查找表邏輯查找表邏輯。其邏輯函。其邏輯函數(shù)采用數(shù)采用RAM“數(shù)據(jù)數(shù)據(jù)”查找的方式，并使用多個查找表查找的方式，并使用多個查找表構成一個查找表陣列，稱為可編程門陣列構成一個查找表陣列，稱為可編程門陣列PGA（Programmable Gate Array）。）。 基本基本PLD器件的原理結構圖器件的原理結構圖輸入輸入緩沖緩沖電路電路與與陣陣列列或或陣陣列列輸出輸出緩沖緩沖電路電路輸輸入入 輸輸出出4一、一、PLD

4、的發(fā)展歷程的發(fā)展歷程 20世紀世紀70年代年代，最早的可編程邏輯器件，最早的可編程邏輯器件PROM和和PLA； 20世紀世紀70年代末年代末，AMD公司推出公司推出PAL； 20世紀世紀80年代初年代初，Lattice公司發(fā)明電可擦寫的公司發(fā)明電可擦寫的GAL器件；器件； 20世紀世紀80年代中期年代中期，Xilinx公司提出現(xiàn)場可編程概念，同公司提出現(xiàn)場可編程概念，同時生產(chǎn)出世界上第一片時生產(chǎn)出世界上第一片F(xiàn)PGA器件；器件；Altera公司推出公司推出EPLD器件，較器件，較GAL有更高的集成度，可用紫外線或電擦除；有更高的集成度，可用紫外線或電擦除； 20世紀世紀80年代末年代末，Lat

5、tice公司又提出公司又提出在系統(tǒng)可編程技術在系統(tǒng)可編程技術，并推出一系列具有在系統(tǒng)可編程能力的并推出一系列具有在系統(tǒng)可編程能力的CPLD器件，將可器件，將可編程器件的性能和應用技術推向了一個全新的高度；編程器件的性能和應用技術推向了一個全新的高度； 進入進入20世紀世紀90年代后年代后，可編程集成電路技術進入飛速發(fā)展，可編程集成電路技術進入飛速發(fā)展時期。器件的時期。器件的可用邏輯門數(shù)超過百萬門可用邏輯門數(shù)超過百萬門，并出現(xiàn)了，并出現(xiàn)了內(nèi)嵌復內(nèi)嵌復雜功能模塊雜功能模塊（如加法器、乘法器、（如加法器、乘法器、RAM、CPU核、核、DSP核、核、DLL等）的等）的SOPC（System On a

6、Programmable Circuit）。）。5二、二、PLDPLD的種類及分類方法的種類及分類方法 低密度低密度PLD、高密度高密度PLD（超過（超過500門）門） PLD低密度器件（低密度器件（LDPLD）PLA、PROM、PAL、GAL高密度器件（高密度器件（HDPLD）EPLD、CPLD、FPGA1 1、根據(jù)器件密度：根據(jù)器件密度：6 FPGAFPGA（Field Programmable Gates ArrayField Programmable Gates Array） 分段式布線，延遲不可預測分段式布線，延遲不可預測 CPLDCPLD（Complex Programmable

7、Logic DeviceComplex Programmable Logic Device） 連續(xù)式布線，延遲可預測連續(xù)式布線，延遲可預測 3 3、互連結構、互連結構2 2、編程結構、編程結構 n乘積項結構乘積項結構 (PROM(PROM、PLAPLA、PALPAL、GALGAL、EPLDEPLD、CPLDCPLD) )n查找表結構查找表結構 ( (FPGAFPGA) ) 7熔絲（熔絲（FuseFuse）型）型反熔絲（反熔絲（Anti-fuseAnti-fuse）型）型：如：如ActelActel公司的公司的FPGAFPGA器件器件EPROMEPROM（Erasable PROMErasabl

8、e PROM）紫外線擦除，電可編程。）紫外線擦除，電可編程。EEPROMEEPROM（Electrically EPROMElectrically EPROM）可直接用電擦寫）可直接用電擦寫 FlashFlash型型（閃存）：信息在一瞬間即可被存儲。（閃存）：信息在一瞬間即可被存儲。SRAMSRAM型型：編程速度、編程要求較低，被大部分：編程速度、編程要求較低，被大部分FPGA FPGA 采用，如采用，如XilinxXilinx和和AlteraAltera公司的公司的FPGAFPGA。4 4、編程工藝、編程工藝 8 前五類編程元件為前五類編程元件為非易失性元件非易失性元件，編程后能使，編程后能

9、使邏輯配置數(shù)據(jù)保持在器件上。邏輯配置數(shù)據(jù)保持在器件上。 SRAM類為類為易失性元件易失性元件，即每次掉電后邏輯配，即每次掉電后邏輯配置數(shù)據(jù)會丟失，置數(shù)據(jù)會丟失，需專用配置元件需專用配置元件。 熔絲型開關和反熔絲開關元件只能寫一次；采熔絲型開關和反熔絲開關元件只能寫一次；采用用浮柵浮柵編程的編程的EPROM、EEPROM、Flash元件元件和和SRAM編程元件則可以進行多次編程。編程元件則可以進行多次編程。 反熔絲開關元件一般用在要求較高的軍品系列反熔絲開關元件一般用在要求較高的軍品系列（如通信衛(wèi)星、航空電子儀器等）器件上，而（如通信衛(wèi)星、航空電子儀器等）器件上，而浮柵編程元件一般用在民品系列器

10、件上。浮柵編程元件一般用在民品系列器件上。 9三、可編程邏輯器件的發(fā)展趨勢三、可編程邏輯器件的發(fā)展趨勢 向高密度和大規(guī)模方向發(fā)展向高密度和大規(guī)模方向發(fā)展 向系統(tǒng)內(nèi)可重構方向發(fā)展向系統(tǒng)內(nèi)可重構方向發(fā)展 向低電壓和低功耗方向發(fā)展向低電壓和低功耗方向發(fā)展 向高速可預測延時器件方向發(fā)展向高速可預測延時器件方向發(fā)展 IP核得到進一步發(fā)展核得到進一步發(fā)展 向混合可編程技術方向發(fā)展向混合可編程技術方向發(fā)展 102.2 2.2 簡單簡單PLDPLD的原理的原理 輸入緩沖電路：輸入緩沖電路：主要用來對輸入信號進行預處理，產(chǎn)生輸主要用來對輸入信號進行預處理，產(chǎn)生輸入變量的原變量和反變量；入變量的原變量和反變量；

11、與陣列：與陣列：產(chǎn)生輸入變量的與項（乘積項）；產(chǎn)生輸入變量的與項（乘積項）； 或陣列：或陣列：將與陣列輸出的乘積項有選擇地進行和運算，形將與陣列輸出的乘積項有選擇地進行和運算，形成與或式，從而實現(xiàn)不同的邏輯函數(shù)；成與或式，從而實現(xiàn)不同的邏輯函數(shù)； 輸出緩沖電路：輸出緩沖電路：主要用來對輸出信號進行處理，用戶可以主要用來對輸出信號進行處理，用戶可以根據(jù)需要選擇各種靈活的輸出方式（組合方式、時序方根據(jù)需要選擇各種靈活的輸出方式（組合方式、時序方式）。式）。11緩沖電路表示方法緩沖電路表示方法q為了為了使輸入信號具有足夠的驅(qū)動能力使輸入信號具有足夠的驅(qū)動能力并產(chǎn)生原并產(chǎn)生原變量和反變量兩個互補的信號

12、變量和反變量兩個互補的信號，PLD的輸入緩的輸入緩沖器和反饋緩沖器都采用互補的輸出結構。沖器和反饋緩沖器都采用互補的輸出結構。 12與門表示法與門表示法13或門表示法或門表示法14PLDPLD連接的表示法連接的表示法q硬線連接是不可編程的，而硬線連接是不可編程的，而接通和開斷連接是靠編程接通和開斷連接是靠編程實現(xiàn)的實現(xiàn)的。q在熔絲式工藝的在熔絲式工藝的PLD中（如中（如PAL），），接通接通對應于對應于熔絲熔絲未熔斷未熔斷，開斷開斷對應于對應于熔絲被熔斷熔絲被熔斷；q在在E2CMOS工藝的工藝的PLD中（如中（如GAL），），接通接通對應于對應于一個基本單元的導通狀態(tài)，稱此單元為一個基本單元的

13、導通狀態(tài)，稱此單元為被編程被編程單元，單元，開斷開斷對應于該單元的截止狀態(tài)，稱此單元為對應于該單元的截止狀態(tài)，稱此單元為被擦除被擦除單單元。元。 152.2.1 2.2.1 可編程只讀存儲器可編程只讀存儲器PROMPROM PROM是由是由固定的固定的“與與”陣列和可編程的陣列和可編程的“或或”陣列組成的陣列組成的。與陣列構成地址譯碼器，。與陣列構成地址譯碼器，“.”是固定的聯(lián)結點；或陣列是存儲矩陣，是固定的聯(lián)結點；或陣列是存儲矩陣，“”表示用戶可編程。表示用戶可編程。16PROM結構結構 連接點編連接點編程時，需畫程時，需畫一個叉。一個叉。17PROM結構簡化圖結構簡化圖18 與陣列輸出與陣

14、列輸出為為n個輸入變量可能產(chǎn)生的全部個輸入變量可能產(chǎn)生的全部最小項，即最小項，即2n個最小項個最小項?；蜿嚵惺强删幊袒蜿嚵惺强删幊痰模?，每個或門有每個或門有2n個輸入可供選用個輸入可供選用，由用戶編程來，由用戶編程來選定。所以，在選定。所以，在PROM的輸出端，的輸出端，輸出表達輸出表達式是最小項之和的標準與或式式是最小項之和的標準與或式。 PROM應用應用例例1：用用PROM設計一個設計一個發(fā)生器，輸入為發(fā)生器，輸入為4位二進制代位二進制代碼，輸出為碼，輸出為8421碼。該電路串行產(chǎn)生常數(shù)碼。該電路串行產(chǎn)生常數(shù)，若取小數(shù)點，若取小數(shù)點后后15位，則位，則=3.141592653589793

15、。 AABBCCDDWXYZ與與陣陣列列或或陣陣列列20例例2：用用PROM設計一個設計一個全加器全加器。 AABB1iC1iCSiCi與與陣陣列列或或陣陣列列Ai Bi Ci-1 Si Ci 0 00 00 10 11 01 01 11 11 00 01 00 11 00 10 11 101010101 對于大多數(shù)邏輯函數(shù)而言，并不需要使用全部最小項，對于大多數(shù)邏輯函數(shù)而言，并不需要使用全部最小項，造成浪費。造成浪費。 212.2.2 PLA2.2.2 PLA結構結構 PLA （Programmable Logic Array）是處理邏輯）是處理邏輯函數(shù)的一種更有效的方法，其結構與函數(shù)的一種

16、更有效的方法，其結構與ROM類似，但類似，但它的它的與陣列是可編程與陣列是可編程的，的， 且不是全譯碼方式而是且不是全譯碼方式而是部部分譯碼方式分譯碼方式，只產(chǎn)生函數(shù)所需要的乘積項只產(chǎn)生函數(shù)所需要的乘積項。 或陣列也是可編程或陣列也是可編程的，它選擇所需要的乘積項來的，它選擇所需要的乘積項來完成或功能。在完成或功能。在PLA的輸出端產(chǎn)生的邏輯函數(shù)是的輸出端產(chǎn)生的邏輯函數(shù)是簡簡化的與或表達式化的與或表達式。2223PLA應用應用 首先根據(jù)邏輯要求列出真值表，得出最簡表達式；首先根據(jù)邏輯要求列出真值表，得出最簡表達式；然后把真值表的輸入作為然后把真值表的輸入作為PLA的輸入，畫出相應的陣的輸入，畫

17、出相應的陣列圖。列圖。例例1：用用PLA設計一個設計一個代碼轉(zhuǎn)換電代碼轉(zhuǎn)換電路，將一位十進制數(shù)的路，將一位十進制數(shù)的8421碼轉(zhuǎn)換碼轉(zhuǎn)換成余三碼成余三碼。 BDBCAWDCBDBCBXDCCDYDZ 24AABBCCDDWXYZ與與陣陣列列或或陣陣列列BDBCAWDCBDBCBXDCCDYDZ 25PROMPROM和和PLAPLA的缺陷的缺陷PROM和和PLA都存在著致命的缺陷：都存在著致命的缺陷： PROM器件在輸入數(shù)目增加時，與陣列的輸出信器件在輸入數(shù)目增加時，與陣列的輸出信號線數(shù)目以號線數(shù)目以2的級數(shù)增加；的級數(shù)增加； PLA器件制造工藝復雜，器件工作速度慢，且缺器件制造工藝復雜，器件工

18、作速度慢，且缺乏相應的乏相應的EDA軟件支撐。軟件支撐。 因此除因此除PROM還被用來存儲數(shù)據(jù)以外，還被用來存儲數(shù)據(jù)以外，PLA已已處于被淘汰的邊緣。處于被淘汰的邊緣。 26 PAL(Programmable Array Logic)是在是在ROM和和PLA基礎上發(fā)展起來的，它采用基礎上發(fā)展起來的，它采用可編程的與可編程的與陣列和固定的或陣列陣列和固定的或陣列組成。組成。2.2.3 PAL2.2.3 PAL結構結構27每個交叉點都每個交叉點都可編程?？删幊?。L1 L1為兩個為兩個乘積項之和。乘積項之和。與陣列可編程，或陣列不可編程。與陣列可編程，或陣列不可編程。28例：用例：用PAL實現(xiàn)組合邏

19、輯函數(shù)。實現(xiàn)組合邏輯函數(shù)。2930存儲器型存儲器型PALPAL 時序時序PLD中的宏單元：中的宏單元： 在組合在組合PLD的的“與與-或或”陣列和輸出緩沖電路之間插陣列和輸出緩沖電路之間插入入觸發(fā)器，構成一種時序邏輯的基本宏單元。觸發(fā)器，構成一種時序邏輯的基本宏單元。 各三態(tài)緩沖門控制端都連接在同一輸出使能線上，受各三態(tài)緩沖門控制端都連接在同一輸出使能線上，受OE控制?？刂?。各觸發(fā)器時鐘也連接到同一各觸發(fā)器時鐘也連接到同一CLK上，使所有觸發(fā)器同時刷新。上，使所有觸發(fā)器同時刷新。 改進后形成改進后形成輸出邏輯宏單元（輸出邏輯宏單元（OLMC），即時序，即時序PLD的輸出。的輸出。3132組合組

20、合PLD特點特點 PLA缺少高質(zhì)量的支撐軟件和編程工具，且價格缺少高質(zhì)量的支撐軟件和編程工具，且價格昂貴，因而使用不廣泛。昂貴，因而使用不廣泛。 與中小規(guī)模集成器件比，與中小規(guī)模集成器件比，PAL通用性好，速度和通用性好，速度和集成度均有所提高，靈活度得到改善。但它采用集成度均有所提高，靈活度得到改善。但它采用的是雙極性熔絲技術，編程后無法更改，且的是雙極性熔絲技術，編程后無法更改，且PAL實現(xiàn)的時序電路有限。實現(xiàn)的時序電路有限。 因此引入了時序可編程邏輯器件因此引入了時序可編程邏輯器件GAL。33 GAL結構與結構與PAL相同，相同， 由可編程的與陣列去驅(qū)動由可編程的與陣列去驅(qū)動一個固定的或

21、陣列，其差別在于輸出結構不同。寄一個固定的或陣列，其差別在于輸出結構不同。寄存器型存器型PAL的輸出是一個有記憶功能的的輸出是一個有記憶功能的D觸發(fā)器，而觸發(fā)器，而GAL器件的每一個輸出端都有一個可組態(tài)的輸出邏器件的每一個輸出端都有一個可組態(tài)的輸出邏輯宏單元輯宏單元OLMC ( Output Logic Macro Cells)。 GAL采用高速的電可擦除的采用高速的電可擦除的E2CMOS工藝，具有工藝，具有速度快、功耗低、集成度高等特點。速度快、功耗低、集成度高等特點。2.2.4 2.2.4 通用陣列邏輯通用陣列邏輯GALGAL結構結構34GAL和和PAL在結構上的區(qū)別見下圖：在結構上的區(qū)別

22、見下圖：PAL結構結構GAL結構結構 適當?shù)貫檫m當?shù)貫镺LMC進行進行編程，編程，GAL就可以在功就可以在功能上代替前能上代替前面討論過的面討論過的PAL各種輸各種輸出類型以及出類型以及其派生類型其派生類型（一）（一）GAL器件結構和特點器件結構和特點 GAL器件型號定義和器件型號定義和PAL一樣根據(jù)輸入輸出的數(shù)量來確定，一樣根據(jù)輸入輸出的數(shù)量來確定，GAL16V8中的中的16表示陣列的輸入端數(shù)量，表示陣列的輸入端數(shù)量，8表示輸出端數(shù)量，表示輸出端數(shù)量，V則表示輸出形式可以改變的普通型。則表示輸出形式可以改變的普通型。1. GAL16V8的基本結構（下圖）的基本結構（下圖）8個輸入緩沖器個輸入

23、緩沖器8個輸出反饋緩沖器個輸出反饋緩沖器一個共用時鐘一個共用時鐘CLK8個輸出緩沖器個輸出緩沖器8個個OLMC2. GAL輸出邏輯宏單元輸出邏輯宏單元OLMC的組成的組成 輸出邏輯宏單元輸出邏輯宏單元OLMC 由或門、異或門、由或門、異或門、D觸發(fā)器、多路選觸發(fā)器、多路選擇器擇器MUX、時鐘控制、使能控制和編程元件等組成，如下圖：、時鐘控制、使能控制和編程元件等組成，如下圖：組合輸出組合輸出時序輸出時序輸出373. 輸出邏輯宏單元輸出邏輯宏單元OLMC組態(tài)組態(tài) 輸出邏輯宏單元由對輸出邏輯宏單元由對AC1(n) 和和AC0進行編程決進行編程決定定PTMUX、TSMUX、OMUX和和FMUX的輸出

24、，共的輸出，共有有5種基本組態(tài)：種基本組態(tài)： 專用輸入組態(tài)、專用輸出組態(tài)、復合輸入專用輸入組態(tài)、專用輸出組態(tài)、復合輸入/輸出組輸出組態(tài)、寄存器組態(tài)和寄存器組合態(tài)、寄存器組態(tài)和寄存器組合I/O組態(tài)組態(tài)。8個宏單元可個宏單元可以處于相同的組態(tài)，或者有選擇地處于不同組態(tài)。以處于相同的組態(tài)，或者有選擇地處于不同組態(tài)。4、GAL的工作模式的工作模式 GAL16V8有三種工作模式，即有三種工作模式，即簡單型、復雜型簡單型、復雜型和寄存器型和寄存器型。386、GAL編程與開發(fā)編程與開發(fā) 除除isp系列系列GAL可在系統(tǒng)編程，其他需專用編程器?？稍谙到y(tǒng)編程，其他需專用編程器。 GAL的編程有相應的軟件，可以用

25、邏輯圖的形式給出，也可的編程有相應的軟件，可以用邏輯圖的形式給出，也可以用特定格式的表達式描述。無論用什么方式描述邏輯功能，以用特定格式的表達式描述。無論用什么方式描述邏輯功能，最終都要編譯成對應交叉點通斷的編程文件，最后用編程器寫最終都要編譯成對應交叉點通斷的編程文件，最后用編程器寫入就可以了。入就可以了。 GAL設有加密位，加密后不能讀出內(nèi)部的編程狀態(tài)。設有加密位，加密后不能讀出內(nèi)部的編程狀態(tài)。原始原始設計要求設計要求HDL描述描述電路功能電路功能輸入輸入狀態(tài)表狀態(tài)表狀態(tài)圖狀態(tài)圖邏輯方程邏輯方程驗證、驗證、仿真排錯、仿真排錯、優(yōu)化編譯優(yōu)化編譯熔絲圖熔絲圖文件文件編程器編程器GAL器件器件7

26、、GAL是繼是繼PAL之后具有較高性能的之后具有較高性能的PLD，和，和PAL相比，具有以相比，具有以下特點：下特點：(1) 有較高的通用性和靈活性有較高的通用性和靈活性：它的每個邏輯宏單元可以根據(jù)：它的每個邏輯宏單元可以根據(jù)需要任意組態(tài)既可實現(xiàn)組合電路，又可實現(xiàn)時序電路。需要任意組態(tài)既可實現(xiàn)組合電路，又可實現(xiàn)時序電路。(2) 100可編程可編程：GAL采用浮柵編程技術，使與陣列以及邏采用浮柵編程技術，使與陣列以及邏輯宏單元可以反復編程，當編程或邏輯設計有錯時，可以擦輯宏單元可以反復編程，當編程或邏輯設計有錯時，可以擦除重新編程、反復修改，直到得到正確的結果，因而每個芯除重新編程、反復修改，直

27、到得到正確的結果，因而每個芯片可片可100編程。編程。(3) 100%可測試可測試：GAL的宏單元接成時序狀態(tài)，可以通過測的宏單元接成時序狀態(tài)，可以通過測試軟件對它門的狀態(tài)進行預置，從而可以隨意將電路置于某試軟件對它門的狀態(tài)進行預置，從而可以隨意將電路置于某一狀態(tài)，以縮短測試過程，保證電路在編程以后，對編程結一狀態(tài)，以縮短測試過程，保證電路在編程以后，對編程結果果100可測?？蓽y。(4) 高性能的高性能的E2COMS工藝工藝：使：使GAL的高速度、低功耗，編的高速度、低功耗，編程數(shù)據(jù)可保存程數(shù)據(jù)可保存20年以上。正是由于這些良好的特性，使年以上。正是由于這些良好的特性，使GAL器件成為數(shù)字系統(tǒng)

28、設計的初期理想器件。器件成為數(shù)字系統(tǒng)設計的初期理想器件。40GAL器件仍然存在著以下問題：器件仍然存在著以下問題：時鐘必須共用；時鐘必須共用；或的乘積項最多只有或的乘積項最多只有8個；個； GAL器件的規(guī)模小，達不到在單片內(nèi)集成一個數(shù)器件的規(guī)模小，達不到在單片內(nèi)集成一個數(shù)字系統(tǒng)的要求；字系統(tǒng)的要求； 盡管盡管GAL器件有加密的功能，但隨著解密技術的器件有加密的功能，但隨著解密技術的發(fā)展，對于這種陣列規(guī)模小的可編程邏輯器件解密發(fā)展，對于這種陣列規(guī)模小的可編程邏輯器件解密已不是難題。已不是難題。 以上三種以上三種PLA、PAL、GAL屬于早期的屬于早期的小規(guī)模的小規(guī)模的PLD器件，內(nèi)部結構簡單，工

29、作速器件，內(nèi)部結構簡單，工作速度快，適于完成較簡單的邏輯功能。度快，適于完成較簡單的邏輯功能。41PALPAL和和GALGAL的區(qū)別的區(qū)別 PAL和和GAL的的基本門陣列部分的結構是相同的基本門陣列部分的結構是相同的，即即“與陣列與陣列”是可編程的，是可編程的，“或陣列或陣列”是固定連是固定連接的。接的。 它們之間的它們之間的差異差異除了表現(xiàn)在除了表現(xiàn)在輸出結構輸出結構上，還在于上，還在于PAL器件只能編程一次器件只能編程一次，而，而GAL器件則可以反復器件則可以反復編程編程，這一點使得，這一點使得GAL器件更受用戶的歡迎。器件更受用戶的歡迎。 從從GAL器件開始出現(xiàn)宏單元的概念。在器件開始出

30、現(xiàn)宏單元的概念。在GAL器件器件中稱為中稱為OLMC（Output Logic Macro Cell） 42CPLD：Complex Programmable Logic Device在單片芯片內(nèi)可以集成成千上萬個等效門。在單片芯片內(nèi)可以集成成千上萬個等效門。 早期早期CPLD大多采用大多采用EPROM編程技術，過程和簡編程技術，過程和簡單單PLD一樣，每次編程都需要專用或通用設備。后來一樣，每次編程都需要專用或通用設備。后來采用采用E2ROM和和Flash技術，使技術，使CPLD具有了具有了“在系統(tǒng)可在系統(tǒng)可編程編程(isp)”特性。這類器件不需要專門編程器，特性。這類器件不需要專門編程器，

31、編程電編程電路和升壓電路集成在路和升壓電路集成在ISP器件內(nèi)部器件內(nèi)部。2.3 CPLD CPLD 的結構與工作原理的結構與工作原理43CPLD的結構的結構 邏輯塊相當于邏輯塊相當于GAL器件。邏輯塊間可用可編程內(nèi)部連線實器件。邏輯塊間可用可編程內(nèi)部連線實現(xiàn)相互連接。為增強對現(xiàn)相互連接。為增強對I/O的控制能力，提高引腳的適應性，的控制能力，提高引腳的適應性，CPLD還增加了還增加了I/O控制塊，每個控制塊，每個I/O塊中有若干個塊中有若干個I/O單元。單元。44 在系統(tǒng)編程芯片在系統(tǒng)編程芯片EPM7128S是是Altera公司生產(chǎn)的高密度、高公司生產(chǎn)的高密度、高性能性能CMOS可編程邏輯器件

32、之一，下圖是可編程邏輯器件之一，下圖是PLCC封裝封裝84端子的端子的引腳圖：引腳圖：它有它有4個直接個直接輸入（輸入（INPUT）TMS、TDI、TDO和和TCK是在系統(tǒng)編是在系統(tǒng)編程引腳程引腳64個個I/O引腳引腳在系統(tǒng)編程芯片在系統(tǒng)編程芯片EPM7128SEPM7128S的基本結構的基本結構45下圖是下圖是EPM7128S器件結構圖：由器件結構圖：由8個相似的邏輯陣列塊個相似的邏輯陣列塊（Logic Array Block,LAB）、一個可編程內(nèi)連矩陣（）、一個可編程內(nèi)連矩陣（PIA）和多個輸入和多個輸入/輸出控制塊輸出控制塊(I/O Block)組成。組成。461 1、邏輯陣列塊（、邏

33、輯陣列塊（LABLAB） 每個每個LAB由由16個宏單元個宏單元構成，多個宏單元之間通構成，多個宏單元之間通過可編程連線陣列（過可編程連線陣列（Programmable Interconnect Arry，PIA）和全局總線連接。）和全局總線連接。 全局總線從所有的專用輸入、全局總線從所有的專用輸入、I/O引腳和宏單元饋引腳和宏單元饋入信號。對于每個入信號。對于每個LAB有下列輸入信號：有下列輸入信號： 來自作為來自作為通用邏輯輸入通用邏輯輸入的的PIA的的36個信號；個信號； 全局控制信號全局控制信號，用于寄存器輔助功能；，用于寄存器輔助功能； 從從I/O引腳引腳到寄存器的直接輸入通道。到寄

34、存器的直接輸入通道。47宏單元宏單元 由由邏輯陣列（與、或陣列）、乘積項選擇矩陣和邏輯陣列（與、或陣列）、乘積項選擇矩陣和可編程寄存器可編程寄存器組成，可被單獨配置成組合邏輯和組成，可被單獨配置成組合邏輯和時序邏輯。時序邏輯。 邏輯陣列實現(xiàn)組合邏輯邏輯陣列實現(xiàn)組合邏輯，可為每個宏單元提供，可為每個宏單元提供5個乘個乘積項。積項。 乘積項選擇矩陣分配乘積項乘積項選擇矩陣分配乘積項。、作為、作為“或門或門”或或“異或門異或門”輸入實現(xiàn)輸入實現(xiàn)組合邏輯組合邏輯；、作為寄存器的輔助輸入：清零、置位、時鐘和時鐘、作為寄存器的輔助輸入：清零、置位、時鐘和時鐘使能控制。使能控制。48并行擴展項并行擴展項來自

35、其它宏單元來自其它宏單元共享邏輯擴展項共享邏輯擴展項可配置成可配置成D、T、JK、RS有有3種工作種工作模式模式49 時鐘工作模式：時鐘工作模式： 全局時鐘信號。全局時鐘信號。能實現(xiàn)最快的時鐘到輸出性能，能實現(xiàn)最快的時鐘到輸出性能，全局時鐘直接連向寄存器的全局時鐘直接連向寄存器的CLK端。端。 全局時鐘信號由高電平有效的時鐘信號使能。全局時鐘信號由高電平有效的時鐘信號使能。能能提供給每個觸發(fā)器的時鐘使能信號，由于仍使用提供給每個觸發(fā)器的時鐘使能信號，由于仍使用全局時鐘，輸出速度較快。全局時鐘，輸出速度較快。 用用乘積項實現(xiàn)一個陣列時鐘乘積項實現(xiàn)一個陣列時鐘。觸發(fā)器由來自宏單。觸發(fā)器由來自宏單元

36、或元或I/O引腳的信號進行鐘控，其速度稍慢。引腳的信號進行鐘控，其速度稍慢。50擴展乘積項擴展乘積項 每個宏單元提供每個宏單元提供5個乘積項個乘積項，但復雜的邏輯函數(shù)需要，但復雜的邏輯函數(shù)需要附加乘積項?？捎善渌陠卧蚋郊映朔e項?？捎善渌陠卧驍U展項擴展項提供。擴展項有兩提供。擴展項有兩種：種：共享擴展項共享擴展項。由每個宏單元提供一個單獨的乘積項，通過。由每個宏單元提供一個單獨的乘積項，通過一個非門反饋到邏輯陣列中，可被一個非門反饋到邏輯陣列中，可被LAB內(nèi)任何一個或全部內(nèi)任何一個或全部宏單元使用或共享。每個宏單元使用或共享。每個LAB有有16個共享擴展項。個共享擴展項。并聯(lián)擴展項并聯(lián)擴

37、展項。并聯(lián)擴展項是宏單元中一些沒使用的乘積項，。并聯(lián)擴展項是宏單元中一些沒使用的乘積項，可分配到鄰近的宏單元去實現(xiàn)快速、復雜的邏輯函數(shù)。使可分配到鄰近的宏單元去實現(xiàn)快速、復雜的邏輯函數(shù)。使用并聯(lián)擴展項，允許最多用并聯(lián)擴展項，允許最多20個乘積項，個乘積項，5個由宏單元本身個由宏單元本身提供，另外提供，另外15個并聯(lián)擴展項從同一個并聯(lián)擴展項從同一LAB中鄰近宏單元借用。中鄰近宏單元借用。5152532 2、可編程連線陣列（、可編程連線陣列（PIAPIA） 可編程通道，把器件中任何信號連接到其目的地?？删幊掏ǖ溃哑骷腥魏涡盘栠B接到其目的地。所有所有MAX7000S器件的專用輸入、器件的專用輸入

38、、I/O引腳和宏單引腳和宏單元輸出都連接到元輸出都連接到PIA，由，由PIA把這些信號送到整個把這些信號送到整個器件的各個地方。器件的各個地方。由于由于PIA有固定的延時，使得有固定的延時，使得器件延時性能容易預測。器件延時性能容易預測。543 3、I/OI/O控制塊控制塊 I/O控制塊允許每控制塊允許每個個I/O引腳單獨配置為引腳單獨配置為輸入、輸出和雙向輸入、輸出和雙向工工作方式。作方式。 所有所有I/O引腳都有引腳都有一個由選擇器控制的一個由選擇器控制的三態(tài)緩沖器。當三態(tài)緩沖器。當控制控制端接地端接地時，輸出為高時，輸出為高阻態(tài)，此時阻態(tài)，此時I/O作為專作為專用輸入引腳用輸入引腳。當。

39、當控制控制端接端接VCC時，作為時，作為普普通輸出引腳通輸出引腳。55 前面討論的可編程邏輯器件基本組成部分是與陣列、或前面討論的可編程邏輯器件基本組成部分是與陣列、或陣列和輸出電路。再加上觸發(fā)器則可實現(xiàn)時序電路。陣列和輸出電路。再加上觸發(fā)器則可實現(xiàn)時序電路。 本節(jié)介紹的本節(jié)介紹的FPGA（Field Programmable Gate Array）不像不像PLD那樣受結構的限制，它可以靠門與門的連接來實那樣受結構的限制，它可以靠門與門的連接來實現(xiàn)任何復雜的邏輯電路，更適合實現(xiàn)多級邏輯功能?，F(xiàn)任何復雜的邏輯電路，更適合實現(xiàn)多級邏輯功能。 陸續(xù)推出了新型的現(xiàn)場可編程門陣列陸續(xù)推出了新型的現(xiàn)場可編

40、程門陣列FPGA。功能更加。功能更加豐富，豐富，具有基本邏輯門電路、傳輸外部信號的輸入具有基本邏輯門電路、傳輸外部信號的輸入/輸出電路輸出電路和可編程內(nèi)連資源和可編程內(nèi)連資源之外，還具有很高的密度等等。之外，還具有很高的密度等等。2.4 2.4 FPGAFPGA的結構與工作原理的結構與工作原理56CycloneCyclone系列器件的結構與原理系列器件的結構與原理 Altera公司的一款低成本、高性價比的公司的一款低成本、高性價比的FPGA，具有典型性。由具有典型性。由邏輯陣列塊（邏輯陣列塊（LAB）、嵌入式存儲）、嵌入式存儲器塊、器塊、I/O單元和單元和PLL等模塊構成，各模塊間有豐等模塊構

41、成，各模塊間有豐富的互聯(lián)線和時鐘網(wǎng)絡。富的互聯(lián)線和時鐘網(wǎng)絡。 可編程資源主要來自可編程資源主要來自LAB，每個，每個LAB都由多個都由多個LE（Logic Element）構成。）構成。LE是是FPGA的最基本的最基本可編程單元?？删幊虇卧?7現(xiàn)場可編程門陣列現(xiàn)場可編程門陣列FPGAFPGA結構結構快速通道互連快速通道互連I/O單元單元58 FPGA的編程單元是的編程單元是基于靜態(tài)存儲器（基于靜態(tài)存儲器（SRAM）的查找）的查找表結構表結構，從理論上講，具有無限次重復編程的能力。，從理論上講，具有無限次重復編程的能力。（Look Up Table，LUT）1 1、查找表邏輯結構、查找表邏輯結

42、構59AABCDBCDABCDABCDF602 2、嵌入式陣列塊、嵌入式陣列塊 EABEAB EAB是在是在輸入輸出口上帶有寄存器的靈活輸入輸出口上帶有寄存器的靈活RAM塊塊，用于實現(xiàn)一般陣列宏功能。因其大而靈活，也用于實現(xiàn)一般陣列宏功能。因其大而靈活，也適適用于實現(xiàn)乘法器、適量定標器和錯誤校正電路等用于實現(xiàn)乘法器、適量定標器和錯誤校正電路等功能功能。這些功能。這些功能結合在一起就可實現(xiàn)數(shù)字濾波器結合在一起就可實現(xiàn)數(shù)字濾波器和微控制器和微控制器。 可被參數(shù)化功能模塊（可被參數(shù)化功能模塊（LPM）自動利用）自動利用。 EAB用作用作RAM時，可構成多個尺寸。根據(jù)需要，時，可構成多個尺寸。根據(jù)需要

43、，軟件可以使軟件可以使器件中的所有器件中的所有EAB級聯(lián)成一個單一的級聯(lián)成一個單一的RAM。能在級聯(lián)多達。能在級聯(lián)多達2048字時而不影響時序。字時而不影響時序。613 3、邏輯陣列塊、邏輯陣列塊 LABLAB LAB由一系列相由一系列相鄰的鄰的LE構成。構成。Cyclone LAB包含包含10個個LE、LE進位鏈和級聯(lián)進位鏈和級聯(lián)鏈、鏈、LAB控制信號、控制信號、LAB局部互聯(lián)、局部互聯(lián)、LUT鏈和寄存器鏈鏈和寄存器鏈。62LELE結構結構組合邏輯組合邏輯時序邏輯時序邏輯63特點特點 LE有有3個輸出來驅(qū)動內(nèi)部互連。個輸出來驅(qū)動內(nèi)部互連。一個驅(qū)動局部互連，一個驅(qū)動局部互連，另兩個驅(qū)動行或列的

44、互連資源。另兩個驅(qū)動行或列的互連資源。 LUT和寄存器的輸出可以單獨控制。和寄存器的輸出可以單獨控制。可實現(xiàn)一個可實現(xiàn)一個LE中中LUT驅(qū)動一個輸出，而寄存器驅(qū)動另一個輸出。驅(qū)動一個輸出，而寄存器驅(qū)動另一個輸出。因此一個因此一個LE中的中的LUT和寄存器可以實現(xiàn)不相關的功和寄存器可以實現(xiàn)不相關的功能，提高了能，提高了LE的資源利用率。的資源利用率。 LE可以通過可以通過LUT鏈和寄存器鏈互連。鏈和寄存器鏈互連。在同一個在同一個LAB中的中的LE，通過，通過LUT鏈互連實現(xiàn)寬輸入（輸入多于鏈互連實現(xiàn)寬輸入（輸入多于4個）的邏輯功能；通過寄存器鏈互連構成移位寄存?zhèn)€）的邏輯功能；通過寄存器鏈互連構成

45、移位寄存器，而器，而LUT還可以實現(xiàn)其它組合邏輯功能。還可以實現(xiàn)其它組合邏輯功能。Cyclone的的LE可以工作在可以工作在普通模式和動態(tài)算術模式普通模式和動態(tài)算術模式下。下。64普通模式普通模式 適合適合通用邏輯應用和組合邏輯通用邏輯應用和組合邏輯的實現(xiàn)。每一個的實現(xiàn)。每一個LE可可以通過以通過LUT鏈連接到下一個鏈連接到下一個LE。此模式下。此模式下LE的輸入的輸入信號可作為信號可作為Reg的異步裝載信號。的異步裝載信號。65動態(tài)算術模式動態(tài)算術模式 可更好的實現(xiàn)可更好的實現(xiàn)加法器、計數(shù)器、累加器、寬輸加法器、計數(shù)器、累加器、寬輸入奇偶校驗器和比較器入奇偶校驗器和比較器。 此模式的此模式的

46、LE內(nèi)包含內(nèi)包含4個二輸入個二輸入LUT，可被配置，可被配置成動態(tài)的加法成動態(tài)的加法/減法器結構。減法器結構。66 2個二輸入個二輸入LUT用于計算和信號，另外兩個用來生用于計算和信號，另外兩個用來生成進位輸出信號。成進位輸出信號。674 4、互連信號、互連信號 作用：作用：(在同一個在同一個LAB中中) 局部互連局部互連可以驅(qū)動可以驅(qū)動LE、連接行與列互連、在、連接行與列互連、在LE之間傳輸信號；之間傳輸信號； LUT鏈鏈用來鏈接用來鏈接LE的的LUT輸出和下一個輸出和下一個LE的的LUT的輸入；的輸入； 寄存器鏈寄存器鏈用來用來LE的寄存器輸出和下一個的寄存器輸出和下一個LE的寄的寄存器輸

47、入；存器輸入； PLL用來調(diào)整時鐘信號的波形、頻率和相位。用來調(diào)整時鐘信號的波形、頻率和相位。68LAB控制控制LE信號生成信號生成 包括包括2個時鐘、個時鐘、 2個時鐘使能、個時鐘使能、 2個異步清零、同步清零、同個異步清零、同步清零、同步加載、異步加載步加載、異步加載/預置和加預置和加/減控制等信號。減控制等信號。6970LUT鏈和寄存器鏈的使用鏈和寄存器鏈的使用715 5、I/OI/O塊塊 支持多種支持多種I/O接口，符合多種接口，符合多種I/O標準?？梢詷藴??？梢灾С植罘值闹С植罘值腎/O標準，標準，如如LVDS（低壓差分串行）和（低壓差分串行）和RSDS（去抖動差（去抖動差分信號）；也分信號）；也支持普通支持普通I/O標準標準，如，如LVTTL、LVCMOS和和PCI等，通過這些常用的端口與板上的其它芯片溝通。等，通過這些常用的端口與板上的其它芯片溝通。 這些內(nèi)置的這些內(nèi)置的LVDS緩沖器保持了信號的完整性，并具有緩沖器保持了信號的完整性，并具有更低的電磁干擾和更好的電磁兼容性（更低的電磁干擾和更好的電磁兼容性（EMI）、及更低）、及更低的電源功耗。的電源功耗。726 6、芯片供電、芯片供電 Cyclone支持支持內(nèi)核電壓（內(nèi)核電壓（INTVCC）和）和I/O電壓分開電壓分開供電供電的方式，的方式， I/O電壓取決于使用時需