數(shù)字集成電路第2章-數(shù)字集成電路設(shè)計(jì)流程與設(shè)計(jì)方法

1、第一章第一章 概概 論論 第二章第二章 數(shù)字集成電路設(shè)計(jì)流程和設(shè)計(jì)方法數(shù)字集成電路設(shè)計(jì)流程和設(shè)計(jì)方法 2.1 設(shè)計(jì)流程設(shè)計(jì)流程2.2 設(shè)計(jì)描述設(shè)計(jì)描述 2.3 綜合方法綜合方法 2.4 設(shè)計(jì)驗(yàn)證設(shè)計(jì)驗(yàn)證 2.5 EDA工具工具第一章第一章 概概 論論 數(shù)字集成電路設(shè)計(jì)總體上可分為數(shù)字集成電路設(shè)計(jì)總體上可分為1.1.電路設(shè)計(jì)（前端設(shè)計(jì)）電路設(shè)計(jì)（前端設(shè)計(jì)）電路設(shè)計(jì)是指根據(jù)對(duì)ASIC的要求或規(guī)范，從電路系統(tǒng)的行為描述開始，直到設(shè)計(jì)出相應(yīng)的電路圖，對(duì)于數(shù)字系統(tǒng)來說就是設(shè)計(jì)出它的邏輯圖或邏輯網(wǎng)表2.2.版圖設(shè)計(jì)（后端設(shè)計(jì)）版圖設(shè)計(jì)（后端設(shè)計(jì)）版圖設(shè)計(jì)就是根據(jù)邏輯網(wǎng)表進(jìn)一步設(shè)計(jì)集成電路的物理版圖，也就是

2、制造工藝所需的掩膜版的版圖。第一章第一章 概概 論論 一、一、 bottom-Up 自底向上(Bottom-Up)設(shè)計(jì)是集成電路和PCB板的傳統(tǒng)設(shè)計(jì)方法,該方法盛行于七、八十年 設(shè)計(jì)從邏輯級(jí)開始，采用邏輯單元和少數(shù)行為級(jí)模塊構(gòu)成層次式模型進(jìn)行層次設(shè)計(jì)，從門級(jí)開始逐級(jí)向上組成RTL級(jí)模塊，再由若于RTL模塊構(gòu)成電路系統(tǒng) 對(duì)于集成度在一萬門以內(nèi)的IC設(shè)計(jì)是行之有效的,無法完成十萬門以上的設(shè)計(jì) 設(shè)計(jì)效率低、周期長(zhǎng)，一次設(shè)計(jì)成功率低2.1 2.1 設(shè)計(jì)流程設(shè)計(jì)流程第一章第一章 概概 論論 System SpecificationArchitectural &BehavioralAnalysis

3、 ,Design,VerificationRTL Model &VerificationLogic/Test SynthesisGate Level VerificationTiming AnalysisAutomatic Test VectorGen.&Fault Sim.ASIC/FPGA Process&Layout DesignPost LayoutVerification(Timing)Chip LayoutDatabaseTop-Down Design FlowSpecificationStructuralDesign&PartitionGate L

4、evel Design &VerificationTiming AnalysisFault SimulationLayout Design &Verification(DRC,ERC,LVS)GDSII LayoutDataBottom-Up Design FlowOkYesModificationNoOkYesNoOkYesNoOkYesNo第一章第一章 概概 論論 二、二、Top-Down設(shè)計(jì)設(shè)計(jì) Top-Down流程在EDA工具支持下逐步成為IC主要的設(shè)計(jì)方法 從確定電路系統(tǒng)的性能指標(biāo)開始，自系統(tǒng)級(jí)、寄存器傳輸級(jí)、邏輯級(jí)直到物理級(jí)逐級(jí)細(xì)化并逐級(jí)驗(yàn)證其功能和性能2.1 設(shè)計(jì)

5、流程設(shè)計(jì)流程第一章第一章 概概 論論 二、二、Top-Down設(shè)計(jì)設(shè)計(jì) 從電路行為到邏輯結(jié)構(gòu)的轉(zhuǎn)換是由邏輯綜合這一步驟自動(dòng)進(jìn)行的。邏輯綜合是采用編譯的方法，自動(dòng)生成與行為級(jí)描述等效的門級(jí)邏輯的過程，并且在綜合的過程中可以根據(jù)具體情況對(duì)電路的速度、面積、功耗等指標(biāo)進(jìn)行優(yōu)化。測(cè)試綜合是為了電路的可測(cè)性而設(shè)置步驟，它同樣是通過編譯方法在邏輯綜合產(chǎn)生的門級(jí)邏輯電路基礎(chǔ)上，自動(dòng)插入掃描鏈，確保了電路的可測(cè)性。在此階段同樣可進(jìn)行門級(jí)模擬和測(cè)試生成等步驟。最后是版圖綜合，進(jìn)行自動(dòng)布局布線，并經(jīng)過驗(yàn)證最終產(chǎn)生版圖數(shù)據(jù)文件。2.1 設(shè)計(jì)流程設(shè)計(jì)流程第一章第一章 概概 論論 Top-Down設(shè)計(jì)的關(guān)鍵技術(shù)設(shè)計(jì)的關(guān)

6、鍵技術(shù) 首先是需要開發(fā)系統(tǒng)級(jí)模型及建立模型庫，這些行為模型與實(shí) 現(xiàn)工藝無關(guān)，僅用于系統(tǒng)級(jí)和RTL級(jí)模擬。 系統(tǒng)級(jí)功能驗(yàn)證技術(shù)。驗(yàn)證系統(tǒng)功能時(shí)不必考慮電路的實(shí)現(xiàn)結(jié) 構(gòu)和實(shí)現(xiàn)方法，這是對(duì)付設(shè)計(jì)復(fù)雜性日益增加的重要技術(shù)。 邏輯綜合-是行為設(shè)計(jì)自動(dòng)轉(zhuǎn)換到邏輯結(jié)構(gòu)設(shè)計(jì)的重要步驟2.1 設(shè)計(jì)流程設(shè)計(jì)流程第一章第一章 概概 論論 Top-Down設(shè)計(jì)與設(shè)計(jì)與Bottom-Up設(shè)計(jì)相比，具有以下設(shè)計(jì)相比，具有以下優(yōu)點(diǎn)優(yōu)點(diǎn): 設(shè)計(jì)從行為到結(jié)構(gòu)再到物理級(jí)，每一步部進(jìn)都進(jìn)行驗(yàn)證,提高了一次設(shè)計(jì)的成功率。 提高了設(shè)計(jì)效率，縮短了開發(fā)周期，降低了產(chǎn)品的開發(fā)成本 設(shè)計(jì)成功的電路或其中的模塊可以放入以后的設(shè)計(jì)中提高了設(shè)計(jì)的

7、再使用率(Reuse)。2.1 設(shè)計(jì)流程設(shè)計(jì)流程第一章第一章 概概 論論 描述方面描述方面 行為描述（是指數(shù)字系統(tǒng)的行為，表示了系統(tǒng)輸出與輸入之間的行為描述（是指數(shù)字系統(tǒng)的行為，表示了系統(tǒng)輸出與輸入之間的數(shù)學(xué)和物理關(guān)系）數(shù)學(xué)和物理關(guān)系） 結(jié)構(gòu)描述（規(guī)定了集成電路系統(tǒng)的組成和電路結(jié)構(gòu)）結(jié)構(gòu)描述（規(guī)定了集成電路系統(tǒng)的組成和電路結(jié)構(gòu)） 物理描述（是系統(tǒng)的實(shí)現(xiàn)結(jié)構(gòu)，也就是集成電路在硅片上形成的物理描述（是系統(tǒng)的實(shí)現(xiàn)結(jié)構(gòu)，也就是集成電路在硅片上形成的物理結(jié)構(gòu)。）物理結(jié)構(gòu)。）設(shè)計(jì)抽象的層次設(shè)計(jì)抽象的層次（從電路高層的系統(tǒng)逐步細(xì)化，直到（從電路高層的系統(tǒng)逐步細(xì)化，直到 最底層的晶體管級(jí)電路）最底層的晶體管級(jí)

8、電路） 系統(tǒng)算法級(jí)系統(tǒng)算法級(jí) 寄存器傳輸級(jí)寄存器傳輸級(jí)(RTL級(jí)級(jí)) 邏輯級(jí)和電路級(jí)邏輯級(jí)和電路級(jí) 最低層的晶體管級(jí)電路最低層的晶體管級(jí)電路對(duì)于每一個(gè)層次都可以從以上三個(gè)方面進(jìn)行描述對(duì)于每一個(gè)層次都可以從以上三個(gè)方面進(jìn)行描述2.2 2.2 設(shè)計(jì)描述設(shè)計(jì)描述第一章第一章 概概 論論 一、硬件描述語言一、硬件描述語言HDL (Hardware Description Language) 硬件描述語言可以用來描述電路系統(tǒng)的行為和結(jié)構(gòu)，它是集成電路設(shè)計(jì)人員和EDA工具的界面。設(shè)計(jì)者是用HDL來描述自己的設(shè)計(jì)方案，包括集成電路的行為，結(jié)構(gòu)和幾何特性，并把描述以文件形式告訴EDA工具，并在EDA工具的幫助

9、下進(jìn)行修改和驗(yàn)證，直到設(shè)計(jì)成功。國際上通用的、標(biāo)準(zhǔn)的硬件描述語言主要有兩種，國際上通用的、標(biāo)準(zhǔn)的硬件描述語言主要有兩種，即即VHDL和和Verilog HDL。2.2 2.2 設(shè)計(jì)描述設(shè)計(jì)描述第一章第一章 概概 論論 二、二、 行為描述行為描述 一個(gè)特定的設(shè)計(jì)行為描述表達(dá)了由它規(guī)定的電路輸出與輸一個(gè)特定的設(shè)計(jì)行為描述表達(dá)了由它規(guī)定的電路輸出與輸入之間的關(guān)系，對(duì)于數(shù)字系統(tǒng)或電路而言，行為描述的形式可入之間的關(guān)系，對(duì)于數(shù)字系統(tǒng)或電路而言，行為描述的形式可以是布爾表達(dá)式、輸入輸出式的列表，也可以是以是布爾表達(dá)式、輸入輸出式的列表，也可以是C、C+等高等高級(jí)語言或硬件描述語言編寫的程序。以全加器為例來

10、說明級(jí)語言或硬件描述語言編寫的程序。以全加器為例來說明2.2 2.2 設(shè)計(jì)描述設(shè)計(jì)描述第一章第一章 概概 論論 module carry (co,a,b,c); output co;input a,b,c;wire #10 co=(a&b)|(a&c)|(b&c)end moduleVerilog-HDL 描述進(jìn)位算法描述描述進(jìn)位算法描述2.2 2.2 設(shè)計(jì)描述設(shè)計(jì)描述第一章第一章 概概 論論 三、結(jié)構(gòu)描述三、結(jié)構(gòu)描述 結(jié)構(gòu)描述規(guī)定了電路系統(tǒng)的結(jié)構(gòu)，規(guī)定了元件之間的連接關(guān)系，并由結(jié)構(gòu)描述規(guī)定了電路系統(tǒng)的結(jié)構(gòu)，規(guī)定了元件之間的連接關(guān)系，并由此確定了系統(tǒng)的功能。結(jié)構(gòu)描述的層

11、次可以分成此確定了系統(tǒng)的功能。結(jié)構(gòu)描述的層次可以分成RTL級(jí)（功能塊級(jí)）、級(jí)（功能塊級(jí)）、門級(jí)、開關(guān)級(jí)、和電路級(jí)。門級(jí)、開關(guān)級(jí)、和電路級(jí)。2.2 2.2 設(shè)計(jì)描述設(shè)計(jì)描述第一章第一章 概概 論論 4位加法器的結(jié)構(gòu)描述（位加法器的結(jié)構(gòu)描述（RTL級(jí)）級(jí)）module add4(s,c4,ci,a,b); input3:0 a,b; input ci; output3:0 s; output c4; wire2:0 co; add a0 (co0,s0,a0,b0,ci); add a1 (co1,s1,a1,b1,co0); add a2 (co2,s2,a2,b2,co1); add a3 (

12、c4,s3,a3,b3,co2);end module2.2 2.2 設(shè)計(jì)描述設(shè)計(jì)描述第一章第一章 概概 論論 module add(co,s,a,b,c); input a,b,c;output s,co;sum s1(s,a,b,c);carry c1(co,a,b,c);end modulemodule carry(co,a,b,c); （門級(jí)）（門級(jí)）input a,b,c;output co;wire x,y,z;and g1(x,a,b);and g2(y,a,c);and g3(z,b,c)or3 g4(co,x,y,z)end moduleabacbcco2.2 2.2 設(shè)計(jì)描

13、述設(shè)計(jì)描述門級(jí)結(jié)構(gòu)描述采用通用門電路，與工藝無關(guān)。第一章第一章 概概 論論 （晶體管級(jí)）（晶體管級(jí)）第一章第一章 概概 論論 加法器的開關(guān)級(jí)描述(1)module carry (co, a, b, c); input a, b, c; output co; wire il, i2, i3, i4, i5, i6; nmos nl (i3, i4, a); nmos n2 (i4, vss, b); nmos n3 (i3, i5, b); nmos n4 (i5, vss, c); nmos n5 (i3, i6, a); nmos n6 (i6, vss, c); nmos n7 (co,

14、vss, i3); pmos p1 (il, vdd, a); pmos p2 (i2, il, b); pmos p3 (i3, i2, c); pmosp4 (il, vdd, b); pmos p5 (i2, il, c); pmos p6 (i3, i2, a); pmos p7 (co, vdd, i3); end module2.2 2.2 設(shè)計(jì)描述設(shè)計(jì)描述晶體管級(jí)實(shí)現(xiàn)涉及到流片工藝，若用CMOS工藝，則描述如下：第一章第一章 概概 論論 第一章第一章 概概 論論 開關(guān)級(jí)描述(2)module carry (co, a, b, c);input a, b, c;output co;

15、wire il, i2, i3, i4, en;nmos nl (il, vss, a);nmosn2 (il, vss, b);nmos n3 (en, il, c);nmos n4 (i2, vss, b);nmos ns (en, i2, a);pmospl(i3,vdd,b); .pmos p2 (en, i3, a); pmos p3(cn, i4, c);pmos p4 (i4, vdd, b);pmos p5 (i4, vdd, a);pmos p6 (co, vdd, en);pmos n6 (co, vss, en);end module2.2 2.2 設(shè)計(jì)描述設(shè)計(jì)描述第一章

16、第一章 概概 論論 四、物理描述四、物理描述 電路的物理描述是用來定義在硅表面的物理實(shí)電路的物理描述是用來定義在硅表面的物理實(shí)現(xiàn)，并由物理實(shí)現(xiàn)來產(chǎn)生指定的結(jié)構(gòu)和行為。在現(xiàn)，并由物理實(shí)現(xiàn)來產(chǎn)生指定的結(jié)構(gòu)和行為。在集成電路的工藝中，物理描述的最低層次是由各集成電路的工藝中，物理描述的最低層次是由各種工藝處理所要求的掩膜信息，即版圖信息。種工藝處理所要求的掩膜信息，即版圖信息。2.2 2.2 設(shè)計(jì)描述設(shè)計(jì)描述第一章第一章 概概 論論 4位加法器單元的物理形式 1位加法器的物理形式2.2 2.2 設(shè)計(jì)描述設(shè)計(jì)描述第一章第一章 概概 論論 4位加法器的物理描述位加法器的物理描述module add4;

17、input a 3:0, b3:0;input ci;output s 3:0,outpu c4;boundary 0, 0, 100, 400;portport a 0 aluminum width=l origin =0, 25;port b 0 aluminum width=l origin =0, 75;port co polysilicon width=lorigin =50, 0;port s 0 aluminum width=lorgin=100,50;add ao origin=0,0;add a1 origin=0,100;add a2 origin=0,200;add a3

18、 origin=0,300;end module2.2 2.2 設(shè)計(jì)描述設(shè)計(jì)描述第一章第一章 概概 論論 一、概述一、概述 綜合方法是指電路從較高級(jí)別的描述自動(dòng)地轉(zhuǎn)換綜合方法是指電路從較高級(jí)別的描述自動(dòng)地轉(zhuǎn)換到較低級(jí)別的描述的自動(dòng)設(shè)計(jì)方法。到較低級(jí)別的描述的自動(dòng)設(shè)計(jì)方法。 綜合可分為三個(gè)層次綜合可分為三個(gè)層次 行為綜合：是指從系統(tǒng)算法級(jí)的行為描述到寄存器傳輸行為綜合：是指從系統(tǒng)算法級(jí)的行為描述到寄存器傳輸級(jí)（級(jí)（RTL）結(jié)構(gòu)描述的轉(zhuǎn)換）結(jié)構(gòu)描述的轉(zhuǎn)換 邏輯綜合：是從邏輯綜合：是從RTL級(jí)描述到門級(jí)邏輯級(jí)的轉(zhuǎn)換級(jí)描述到門級(jí)邏輯級(jí)的轉(zhuǎn)換 版圖綜合：是從門級(jí)描述到產(chǎn)生相應(yīng)版圖的綜合版圖綜合：是從門級(jí)

19、描述到產(chǎn)生相應(yīng)版圖的綜合2.3 2.3 綜合方法綜合方法第一章第一章 概概 論論 第一章第一章 概概 論論 二、行為綜合二、行為綜合 行為綜合是一種高層次的綜合，它的任務(wù)是實(shí)現(xiàn)從系統(tǒng)算法行為綜合是一種高層次的綜合，它的任務(wù)是實(shí)現(xiàn)從系統(tǒng)算法級(jí)的行為描述到寄存?zhèn)鬏敿?jí)結(jié)構(gòu)描述的轉(zhuǎn)換。這里所說的行級(jí)的行為描述到寄存?zhèn)鬏敿?jí)結(jié)構(gòu)描述的轉(zhuǎn)換。這里所說的行為是數(shù)字系統(tǒng)或其部件與外界環(huán)境的相互關(guān)系與作用；而結(jié)為是數(shù)字系統(tǒng)或其部件與外界環(huán)境的相互關(guān)系與作用；而結(jié)構(gòu)是指組成系統(tǒng)構(gòu)是指組成系統(tǒng)RTL級(jí)的各個(gè)部件及其相互之間的連接關(guān)系。級(jí)的各個(gè)部件及其相互之間的連接關(guān)系。 2.3 2.3 綜合方法綜合方法第一章第一章

20、概概 論論 三、邏輯綜合和邏輯優(yōu)化三、邏輯綜合和邏輯優(yōu)化 邏輯綜合通常是使邏輯綜合通常是使RTL級(jí)級(jí)HDL描述自動(dòng)轉(zhuǎn)換成一組寄存器和描述自動(dòng)轉(zhuǎn)換成一組寄存器和組合邏輯，也就是說經(jīng)過邏輯綜合可以得到集成電路的門級(jí)組合邏輯，也就是說經(jīng)過邏輯綜合可以得到集成電路的門級(jí)邏輯結(jié)構(gòu)。一般邏輯綜合以后緊接著是邏輯優(yōu)化，主要是考邏輯結(jié)構(gòu)。一般邏輯綜合以后緊接著是邏輯優(yōu)化，主要是考慮面積和時(shí)序優(yōu)化，最后得到一個(gè)滿足時(shí)序，面積和功耗約慮面積和時(shí)序優(yōu)化，最后得到一個(gè)滿足時(shí)序，面積和功耗約束條件的優(yōu)化的邏輯電路。束條件的優(yōu)化的邏輯電路。 綜合過程是將綜合過程是將HDL描述轉(zhuǎn)換成非優(yōu)化的布爾等式的描述，也描述轉(zhuǎn)換成非優(yōu)

21、化的布爾等式的描述，也就是門級(jí)描述，該轉(zhuǎn)換過程是綜合軟件自動(dòng)完成的，其過程就是門級(jí)描述，該轉(zhuǎn)換過程是綜合軟件自動(dòng)完成的，其過程不受用戶控制。采用一定的算法和規(guī)則，在約束條件控制下不受用戶控制。采用一定的算法和規(guī)則，在約束條件控制下使非優(yōu)化的布爾等式進(jìn)一步轉(zhuǎn)換成優(yōu)化的布爾描述，這就是使非優(yōu)化的布爾等式進(jìn)一步轉(zhuǎn)換成優(yōu)化的布爾描述，這就是邏輯優(yōu)化的過程。邏輯優(yōu)化的過程。 邏輯綜合和優(yōu)化時(shí)必須選擇合適的綜合庫。綜合庫的選擇體邏輯綜合和優(yōu)化時(shí)必須選擇合適的綜合庫。綜合庫的選擇體現(xiàn)設(shè)計(jì)人員對(duì)綜合優(yōu)化過程的控制，反映了對(duì)綜合的要求?，F(xiàn)設(shè)計(jì)人員對(duì)綜合優(yōu)化過程的控制，反映了對(duì)綜合的要求。2.3 2.3 綜合方法

22、綜合方法第一章第一章 概概 論論 三、邏輯綜合和邏輯優(yōu)化三、邏輯綜合和邏輯優(yōu)化邏輯優(yōu)化是在給定綜合庫的情況下，對(duì)于邏輯描述所形成的門邏輯優(yōu)化是在給定綜合庫的情況下，對(duì)于邏輯描述所形成的門電路網(wǎng)絡(luò)進(jìn)行優(yōu)化，優(yōu)化的目標(biāo)是根據(jù)電路速度和面積等約電路網(wǎng)絡(luò)進(jìn)行優(yōu)化，優(yōu)化的目標(biāo)是根據(jù)電路速度和面積等約束條件進(jìn)行協(xié)調(diào)，簡(jiǎn)化和改善電路的邏輯設(shè)計(jì)。束條件進(jìn)行協(xié)調(diào)，簡(jiǎn)化和改善電路的邏輯設(shè)計(jì)。 優(yōu)化過程分兩個(gè)階段進(jìn)行，它們是優(yōu)化過程分兩個(gè)階段進(jìn)行，它們是:（1）與工藝無關(guān)的邏輯優(yōu)化階段）與工藝無關(guān)的邏輯優(yōu)化階段:運(yùn)用代數(shù)和布爾代數(shù)技術(shù)對(duì)電路進(jìn)行優(yōu)化運(yùn)用代數(shù)和布爾代數(shù)技術(shù)對(duì)電路進(jìn)行優(yōu)化(運(yùn)用兩極極小化過程運(yùn)用兩極極小

23、化過程)；（2）結(jié)合綜合庫，與目標(biāo)工藝對(duì)照階段）結(jié)合綜合庫，與目標(biāo)工藝對(duì)照階段:根據(jù)制造工藝的要求，將已筒化的根據(jù)制造工藝的要求，將已筒化的邏輯描述轉(zhuǎn)換成綜合庫耍求的表達(dá)形式，也就是用相應(yīng)的單元符號(hào)，包括邏輯描述轉(zhuǎn)換成綜合庫耍求的表達(dá)形式，也就是用相應(yīng)的單元符號(hào)，包括標(biāo)準(zhǔn)單元或標(biāo)準(zhǔn)單元或FPGA元件符號(hào)以及其它物理實(shí)現(xiàn)的邏輯符號(hào)替代已簡(jiǎn)化的描元件符號(hào)以及其它物理實(shí)現(xiàn)的邏輯符號(hào)替代已簡(jiǎn)化的描述。述。2.3 2.3 綜合方法綜合方法第一章第一章 概概 論論 四、版圖綜合四、版圖綜合 從電路的邏輯結(jié)構(gòu)到集成電路版圖的轉(zhuǎn)換是物理綜合的過程，也稱為版圖從電路的邏輯結(jié)構(gòu)到集成電路版圖的轉(zhuǎn)換是物理綜合的過程

24、，也稱為版圖綜合，實(shí)際上就是自動(dòng)布局布線的過程。按照設(shè)計(jì)流程，邏輯設(shè)計(jì)驗(yàn)證完綜合，實(shí)際上就是自動(dòng)布局布線的過程。按照設(shè)計(jì)流程，邏輯設(shè)計(jì)驗(yàn)證完畢接著就可以進(jìn)行自動(dòng)的版圖設(shè)計(jì)。畢接著就可以進(jìn)行自動(dòng)的版圖設(shè)計(jì)。1.布局算法布局算法 布局是放置版圖模塊的工作，考慮到以后的布線布局是放置版圖模塊的工作，考慮到以后的布線通常是把連接緊密的模塊依次放置，目的是使整通常是把連接緊密的模塊依次放置，目的是使整個(gè)版圖的面積和電路的工作周期最小，這就是所個(gè)版圖的面積和電路的工作周期最小，這就是所謂基于謂基于Timing的布局。的布局。2.3 2.3 綜合方法綜合方法第一章第一章 概概 論論 1.布局算法布局算法兩種

25、自動(dòng)布局算法，兩種自動(dòng)布局算法，MinCut算法和算法和“熱退火熱退火”算法。算法。1）Min Cut 算法是用于放置芯片頂級(jí)算法是用于放置芯片頂級(jí)block或模塊的布局算法，先將芯片的全部版或模塊的布局算法，先將芯片的全部版圖模塊分成面積大致相等的兩個(gè)子塊組，這兩個(gè)子塊組之間的互連線要求達(dá)到圖模塊分成面積大致相等的兩個(gè)子塊組，這兩個(gè)子塊組之間的互連線要求達(dá)到最小，然后將兩組子塊放置在版圖的上部和下部，幾乎是半對(duì)半。接著分別對(duì)最小，然后將兩組子塊放置在版圖的上部和下部，幾乎是半對(duì)半。接著分別對(duì)上部和下部的區(qū)域重復(fù)地進(jìn)行上述操作，將概念上的版圖分成上部和下部的區(qū)域重復(fù)地進(jìn)行上述操作，將概念上的版

26、圖分成1/4，1/8直至到單直至到單元為止。元為止。2）采用移動(dòng)模塊的）采用移動(dòng)模塊的“熱退火熱退火”算法，開始時(shí)版圖模塊可以隨機(jī)的放置，版圖布局算法，開始時(shí)版圖模塊可以隨機(jī)的放置，版圖布局的好壞用所謂的的好壞用所謂的“溫度溫度”來衡量，來衡量，“溫度溫度”是由布線面積和是由布線面積和timing指標(biāo)來評(píng)定。指標(biāo)來評(píng)定。每當(dāng)移動(dòng)版圖模塊，如果布線和時(shí)序有所改善，就認(rèn)為版圖的每當(dāng)移動(dòng)版圖模塊，如果布線和時(shí)序有所改善，就認(rèn)為版圖的“溫度溫度”下降了，下降了，變變“冷冷”了。開始布局時(shí)需測(cè)定一次溫度，以后每移動(dòng)一次版圖模塊，需要把了。開始布局時(shí)需測(cè)定一次溫度，以后每移動(dòng)一次版圖模塊，需要把移動(dòng)相關(guān)部

27、分重新測(cè)量一次，如果移動(dòng)的結(jié)果是使溫度升高，那么移動(dòng)是不成移動(dòng)相關(guān)部分重新測(cè)量一次，如果移動(dòng)的結(jié)果是使溫度升高，那么移動(dòng)是不成功的，可退回到原來的位置上去。功的，可退回到原來的位置上去。2.3 2.3 綜合方法綜合方法第一章第一章 概概 論論 2.布線算法布線算法布線是根據(jù)連接網(wǎng)表對(duì)布局后的模塊進(jìn)行連線，布線器的類型分成：布線是根據(jù)連接網(wǎng)表對(duì)布局后的模塊進(jìn)行連線，布線器的類型分成：1) 通道布線：適用于通道寬度相同的標(biāo)準(zhǔn)通道通道布線：適用于通道寬度相同的標(biāo)準(zhǔn)通道2) 開關(guān)箱布線器：能對(duì)復(fù)雜的崎嶇通道布線，也就是能適用于寬度不等的開關(guān)箱布線器：能對(duì)復(fù)雜的崎嶇通道布線，也就是能適用于寬度不等的情況

28、。情況。3) 迷宮迷宮(Mage)布線器：能對(duì)任何復(fù)雜結(jié)構(gòu)的通道布線，由于通道情況比較布線器：能對(duì)任何復(fù)雜結(jié)構(gòu)的通道布線，由于通道情況比較復(fù)雜，算法需要較長(zhǎng)運(yùn)算時(shí)間，布線速度較慢。復(fù)雜，算法需要較長(zhǎng)運(yùn)算時(shí)間，布線速度較慢。2.3 2.3 綜合方法綜合方法第一章第一章 概概 論論 一、概述一、概述設(shè)計(jì)驗(yàn)證主要包括：設(shè)計(jì)驗(yàn)證主要包括： 功能驗(yàn)證功能驗(yàn)證(Function) 時(shí)序驗(yàn)證時(shí)序驗(yàn)證(Timing) 參數(shù)驗(yàn)證參數(shù)驗(yàn)證(Parameter)2.4 2.4 設(shè)計(jì)驗(yàn)證設(shè)計(jì)驗(yàn)證第一章第一章 概概 論論 二、模擬二、模擬(仿真仿真) Simulation模擬軟件是用來驗(yàn)證和預(yù)測(cè)電路的特性。模擬軟件有許

29、多種，模擬軟件是用來驗(yàn)證和預(yù)測(cè)電路的特性。模擬軟件有許多種，主要的特性是適用范圍、模擬的精度和速度。主要的特性是適用范圍、模擬的精度和速度。1.電路級(jí)模擬電路級(jí)模擬(Circuit Simulation)電路級(jí)分析也就是晶體管級(jí)分析，可以看作是最詳盡電路級(jí)分析也就是晶體管級(jí)分析，可以看作是最詳盡和最精確的模仿真技術(shù)。和最精確的模仿真技術(shù)。2.4 2.4 設(shè)計(jì)驗(yàn)證設(shè)計(jì)驗(yàn)證第一章第一章 概概 論論 2.2.邏輯模擬邏輯模擬邏輯模擬通常是指門級(jí)邏輯模擬通常是指門級(jí)(Gate Level)(Gate Level)模擬，目的是要驗(yàn)證模擬，目的是要驗(yàn)證 門級(jí)邏輯設(shè)計(jì)的正確性門級(jí)邏輯設(shè)計(jì)的正確性. .模擬是

30、運(yùn)用設(shè)計(jì)的理論模型，將一些應(yīng)用輸入序列變成時(shí)間函模擬是運(yùn)用設(shè)計(jì)的理論模型，將一些應(yīng)用輸入序列變成時(shí)間函數(shù)的過程。對(duì)于邏輯模擬而言，采用的是邏輯元件的功能模型數(shù)的過程。對(duì)于邏輯模擬而言，采用的是邏輯元件的功能模型和電路的互連關(guān)系，輸入序列是以文件形式描述的激勵(lì)信號(hào)。和電路的互連關(guān)系，輸入序列是以文件形式描述的激勵(lì)信號(hào)。邏輯模型通常是以模擬單元庫的形式出現(xiàn)。邏輯模型通常是以模擬單元庫的形式出現(xiàn)。邏輯級(jí)模擬包括了三方面內(nèi)容：邏輯級(jí)模擬包括了三方面內(nèi)容： 功能模擬功能模擬-驗(yàn)證驗(yàn)證ICIC邏輯功能的正確性，通常采用單位延時(shí)或邏輯功能的正確性，通常采用單位延時(shí)或0 0延時(shí)的延時(shí)的方式。方式。 時(shí)序模擬時(shí)

31、序模擬-同時(shí)考慮器件延遲和連線延遲的功能模擬同時(shí)考慮器件延遲和連線延遲的功能模擬 故障模擬故障模擬-故障模擬是為了檢驗(yàn)測(cè)試向量的有效性，為以后的芯片故障模擬是為了檢驗(yàn)測(cè)試向量的有效性，為以后的芯片測(cè)試作準(zhǔn)備測(cè)試作準(zhǔn)備2.4 2.4 設(shè)計(jì)驗(yàn)證設(shè)計(jì)驗(yàn)證第一章第一章 概概 論論 1）邏輯模擬系統(tǒng)）邏輯模擬系統(tǒng)邏輯模擬系統(tǒng)由模擬條件、模擬計(jì)算、邏輯輸入、元件庫、邏輯模擬系統(tǒng)由模擬條件、模擬計(jì)算、邏輯輸入、元件庫、邏輯網(wǎng)絡(luò)模型和算法六部分組成。邏輯網(wǎng)絡(luò)模型和算法六部分組成。邏輯模擬系統(tǒng)：邏輯模擬系統(tǒng)：輸入激勵(lì)邏輯初值特殊條件輸出控制模擬條件模擬計(jì)算結(jié)果輸出模擬算法形成邏輯網(wǎng)絡(luò)模型邏輯圖或網(wǎng)表模擬庫2.4

32、 2.4 設(shè)計(jì)驗(yàn)證設(shè)計(jì)驗(yàn)證第一章第一章 概概 論論 2）邏輯模擬算法）邏輯模擬算法邏輯模擬算法是根據(jù)輸入激勵(lì)向量和邏輯模型求解電路響應(yīng)邏輯模擬算法是根據(jù)輸入激勵(lì)向量和邏輯模型求解電路響應(yīng)的方法的方法,算法還應(yīng)包括在計(jì)算前對(duì)電路各元件進(jìn)行排序以及對(duì)算法還應(yīng)包括在計(jì)算前對(duì)電路各元件進(jìn)行排序以及對(duì)各元件輸出值計(jì)算的方法。模擬算法應(yīng)遵循的原則各元件輸出值計(jì)算的方法。模擬算法應(yīng)遵循的原則-盡量盡量減少計(jì)算的次數(shù)，同時(shí)又保證一定的計(jì)算精度。減少計(jì)算的次數(shù)，同時(shí)又保證一定的計(jì)算精度。 時(shí)間驅(qū)動(dòng)算法時(shí)間驅(qū)動(dòng)算法-首先設(shè)定了時(shí)間步長(zhǎng)，每隔一個(gè)時(shí)間步長(zhǎng)就對(duì)電路中首先設(shè)定了時(shí)間步長(zhǎng)，每隔一個(gè)時(shí)間步長(zhǎng)就對(duì)電路中的每個(gè)

33、元件的輸出值計(jì)算一遍。的每個(gè)元件的輸出值計(jì)算一遍。 事件驅(qū)動(dòng)算法事件驅(qū)動(dòng)算法 -算法能夠算法能夠 跟蹤電路的信號(hào)活動(dòng)，僅對(duì)輸入信號(hào)有變跟蹤電路的信號(hào)活動(dòng)，僅對(duì)輸入信號(hào)有變化的元件求值，也就是將模擬化的元件求值，也就是將模擬 時(shí)間分割成離散的時(shí)間間隔，在給定時(shí)間分割成離散的時(shí)間間隔，在給定的時(shí)間里僅對(duì)可能引起電路狀態(tài)變的時(shí)間里僅對(duì)可能引起電路狀態(tài)變 化的那些元件進(jìn)行模擬，因此它化的那些元件進(jìn)行模擬，因此它以做到精確定時(shí)，且具有較高的性能和效率。以做到精確定時(shí)，且具有較高的性能和效率。2.4 2.4 設(shè)計(jì)驗(yàn)證設(shè)計(jì)驗(yàn)證第一章第一章 概概 論論 3.RTL級(jí)模擬級(jí)模擬RTL級(jí)功能模擬是對(duì)于級(jí)功能模擬是

34、對(duì)于RTL級(jí)描述進(jìn)行的，電路采級(jí)描述進(jìn)行的，電路采用行為描述，激勵(lì)文件也比較簡(jiǎn)潔，而且這些與實(shí)用行為描述，激勵(lì)文件也比較簡(jiǎn)潔，而且這些與實(shí)現(xiàn)的邏輯結(jié)構(gòu)無關(guān)，因此模擬速度快，效率高?，F(xiàn)的邏輯結(jié)構(gòu)無關(guān)，因此模擬速度快，效率高。2.4 2.4 設(shè)計(jì)驗(yàn)證設(shè)計(jì)驗(yàn)證第一章第一章 概概 論論 4.硬件模擬硬件模擬(Quickturn, Aptix)采用軟件模擬的優(yōu)點(diǎn)是靈活，方便，且費(fèi)用少，但不足之處采用軟件模擬的優(yōu)點(diǎn)是靈活，方便，且費(fèi)用少，但不足之處是速度慢、驗(yàn)證不充分是速度慢、驗(yàn)證不充分(受激勵(lì)文件限制受激勵(lì)文件限制)，書寫激勵(lì)文件頗費(fèi)，書寫激勵(lì)文件頗費(fèi)功夫。功夫。采用硬件模擬的特點(diǎn)如下采用硬件模擬的特點(diǎn)

35、如下:1)處理速度比軟件方式?？斓枚嗵幚硭俣缺溶浖绞剿？斓枚?)可將實(shí)現(xiàn)的可將實(shí)現(xiàn)的 “硬件模型硬件模型”放入實(shí)際電路系統(tǒng)中去進(jìn)行實(shí)時(shí)驗(yàn)放入實(shí)際電路系統(tǒng)中去進(jìn)行實(shí)時(shí)驗(yàn)證，驗(yàn)證應(yīng)充分得多證，驗(yàn)證應(yīng)充分得多3)在在“硬件模型硬件模型”實(shí)現(xiàn)和模擬控制方面采用軟、硬件結(jié)合的方實(shí)現(xiàn)和模擬控制方面采用軟、硬件結(jié)合的方式式;4)可以省卻編寫激勵(lì)文件的工作。可以省卻編寫激勵(lì)文件的工作。2.4 2.4 設(shè)計(jì)驗(yàn)證設(shè)計(jì)驗(yàn)證第一章第一章 概概 論論 三、時(shí)序驗(yàn)證三、時(shí)序驗(yàn)證(Timing Verification)時(shí)序驗(yàn)證過程是為了檢驗(yàn)電路的時(shí)序狀況，確定和分析影響時(shí)序驗(yàn)證過程是為了檢驗(yàn)電路的時(shí)序狀況，確定和分析影

36、響數(shù)字系統(tǒng)時(shí)序的關(guān)鍵路徑數(shù)字系統(tǒng)時(shí)序的關(guān)鍵路徑(Critical Path), 找到影響電路速度找到影響電路速度的因素，進(jìn)一步改進(jìn)。的因素，進(jìn)一步改進(jìn)。1.動(dòng)態(tài)時(shí)序模擬：動(dòng)態(tài)時(shí)序模擬是在邏輯模擬同樣的環(huán)境下進(jìn)動(dòng)態(tài)時(shí)序模擬：動(dòng)態(tài)時(shí)序模擬是在邏輯模擬同樣的環(huán)境下進(jìn)行的，它與功能模擬的不同之處在于器件模型、模擬算法行的，它與功能模擬的不同之處在于器件模型、模擬算法等方面，動(dòng)態(tài)時(shí)序模擬采用精確時(shí)延的單元模型等方面，動(dòng)態(tài)時(shí)序模擬采用精確時(shí)延的單元模型2.靜態(tài)時(shí)序分析：靜態(tài)時(shí)序分析簡(jiǎn)稱為時(shí)序分析，它是一種比靜態(tài)時(shí)序分析：靜態(tài)時(shí)序分析簡(jiǎn)稱為時(shí)序分析，它是一種比較新的時(shí)序驗(yàn)證技術(shù)。時(shí)序分析的基本思想是首先分析

37、、較新的時(shí)序驗(yàn)證技術(shù)。時(shí)序分析的基本思想是首先分析、找出影響電路時(shí)序的最壞情況找出影響電路時(shí)序的最壞情況(Worst Case)，然后驗(yàn)證此時(shí)，然后驗(yàn)證此時(shí)電路的性能依然能符合定時(shí)要求，這樣可以確保在其它任電路的性能依然能符合定時(shí)要求，這樣可以確保在其它任何情況下電路都能正常、可靠地工作。何情況下電路都能正常、可靠地工作。2.4 2.4 設(shè)計(jì)驗(yàn)證設(shè)計(jì)驗(yàn)證第一章第一章 概概 論論 四、四、 LVS驗(yàn)證驗(yàn)證( Layout versus Schematic) 版圖和電路圖對(duì)照檢查，稱為版圖和電路圖對(duì)照檢查，稱為L(zhǎng)VS。要進(jìn)行。要進(jìn)行LVS檢檢查，電路圖和版圖對(duì)應(yīng)的節(jié)點(diǎn)必須采用相同的信號(hào)查，電路圖和

38、版圖對(duì)應(yīng)的節(jié)點(diǎn)必須采用相同的信號(hào)名，對(duì)應(yīng)的元件也必須名字、類型相同。名，對(duì)應(yīng)的元件也必須名字、類型相同。2.4 2.4 設(shè)計(jì)驗(yàn)證設(shè)計(jì)驗(yàn)證第一章第一章 概概 論論 五、版圖參數(shù)提取五、版圖參數(shù)提取,反標(biāo)注和后仿真反標(biāo)注和后仿真1.版圖參數(shù)提取用于檢查各層版圖之間的相互關(guān)系，版圖參數(shù)提取用于檢查各層版圖之間的相互關(guān)系，提取晶體管之間連線產(chǎn)生的分布電容和分布電阻。提取晶體管之間連線產(chǎn)生的分布電容和分布電阻。2.反標(biāo)注是指將版圖參數(shù)提取得到的分布電阻和分布反標(biāo)注是指將版圖參數(shù)提取得到的分布電阻和分布電容迭加到相對(duì)應(yīng)節(jié)點(diǎn)的參數(shù)上去，實(shí)際上是修改了電容迭加到相對(duì)應(yīng)節(jié)點(diǎn)的參數(shù)上去，實(shí)際上是修改了對(duì)應(yīng)節(jié)點(diǎn)的參

39、數(shù)值。對(duì)應(yīng)節(jié)點(diǎn)的參數(shù)值。3.版圖布局布線以后，在進(jìn)行版圖分布參數(shù)的提取和反標(biāo)版圖布局布線以后，在進(jìn)行版圖分布參數(shù)的提取和反標(biāo)注，也就是考慮到了實(shí)際物理實(shí)現(xiàn)的具體參數(shù)，然后在注，也就是考慮到了實(shí)際物理實(shí)現(xiàn)的具體參數(shù)，然后在進(jìn)行仿真或模擬，這一過程稱為版圖后仿真。進(jìn)行仿真或模擬，這一過程稱為版圖后仿真。2.4 2.4 設(shè)計(jì)驗(yàn)證設(shè)計(jì)驗(yàn)證第一章第一章 概概 論論 六、設(shè)計(jì)規(guī)則檢查六、設(shè)計(jì)規(guī)則檢查DRC(Design Rule Check)和電學(xué)規(guī)和電學(xué)規(guī)則檢查則檢查ERC(Electrical Rule Check)1.設(shè)計(jì)規(guī)則實(shí)際上是版圖的幾何規(guī)則，芯片上元器件的設(shè)計(jì)規(guī)則實(shí)際上是版圖的幾何規(guī)則，芯片

40、上元器件的參數(shù)特性是在版圖形狀、尺寸和相互位置來體現(xiàn)的，參數(shù)特性是在版圖形狀、尺寸和相互位置來體現(xiàn)的，因而在版圖布局布線之后需要進(jìn)行檢查。因而在版圖布局布線之后需要進(jìn)行檢查。2.電學(xué)規(guī)則檢查同樣是對(duì)版圖圖形檢查，檢查是否有違電學(xué)規(guī)則檢查同樣是對(duì)版圖圖形檢查，檢查是否有違反電學(xué)規(guī)則的情況。如有無短路、開路的情況。反電學(xué)規(guī)則的情況。如有無短路、開路的情況。2.4 2.4 設(shè)計(jì)驗(yàn)證設(shè)計(jì)驗(yàn)證第一章第一章 概概 論論 EDA即電子設(shè)計(jì)自動(dòng)化，即電子設(shè)計(jì)自動(dòng)化，EDA技術(shù)的發(fā)展是以計(jì)算機(jī)科學(xué)、微電技術(shù)的發(fā)展是以計(jì)算機(jī)科學(xué)、微電子技術(shù)的發(fā)展為基礎(chǔ)，并匯集了計(jì)算機(jī)圖形學(xué)、拓?fù)鋵W(xué)和計(jì)算數(shù)子技術(shù)的發(fā)展為基礎(chǔ)，并匯

41、集了計(jì)算機(jī)圖形學(xué)、拓?fù)鋵W(xué)和計(jì)算數(shù)學(xué)等眾多學(xué)科的最新成果發(fā)展起來的。學(xué)等眾多學(xué)科的最新成果發(fā)展起來的。 EDA主要標(biāo)志是系統(tǒng)級(jí)設(shè)計(jì)工具的推出（主要標(biāo)志是系統(tǒng)級(jí)設(shè)計(jì)工具的推出（VHDL Verilog及其仿真及其仿真器）和邏輯設(shè)計(jì)工具的廣泛應(yīng)用。器）和邏輯設(shè)計(jì)工具的廣泛應(yīng)用。2.5 EDA2.5 EDA工具工具第一章第一章 概概 論論 EDA系統(tǒng)功能覆蓋了電子產(chǎn)品的設(shè)計(jì)全過程，從系統(tǒng)描述輸入、系統(tǒng)功能覆蓋了電子產(chǎn)品的設(shè)計(jì)全過程，從系統(tǒng)描述輸入、綜合、仿真、布圖、驗(yàn)證到測(cè)試都有各種各樣的綜合、仿真、布圖、驗(yàn)證到測(cè)試都有各種各樣的CAD工具，且有工具，且有方便、美觀的用戶界面，有開放的環(huán)境和標(biāo)準(zhǔn)化的數(shù)

42、據(jù)接口，如方便、美觀的用戶界面，有開放的環(huán)境和標(biāo)準(zhǔn)化的數(shù)據(jù)接口，如靜態(tài)數(shù)據(jù)交換標(biāo)準(zhǔn)靜態(tài)數(shù)據(jù)交換標(biāo)準(zhǔn)EDIF、動(dòng)態(tài)數(shù)據(jù)交換標(biāo)準(zhǔn)、動(dòng)態(tài)數(shù)據(jù)交換標(biāo)準(zhǔn)CIF和版圖級(jí)的標(biāo)準(zhǔn)和版圖級(jí)的標(biāo)準(zhǔn)GDS等。等。2.5 EDA2.5 EDA工具工具第一章第一章 概概 論論 目前應(yīng)用廣泛的目前應(yīng)用廣泛的EDAEDA工具工具1、Cadence EDA軟件軟件2、Synopsys EDA軟件軟件3、Mentor EDA軟件軟件 4、Zeni EDA軟件軟件5、Silvaco EDA軟件軟件6 6、Tanner EDATanner EDA軟件軟件2.5 EDA2.5 EDA工具工具第一章第一章 概概 論論 1、Cadenc

43、e EDA軟件軟件Cadence公司成立于公司成立于1987年，是世界年，是世界EDA業(yè)界的著名公司之一。業(yè)界的著名公司之一。Cadence是一個(gè)大型的是一個(gè)大型的EDA軟件，包括了軟件，包括了ASIC設(shè)計(jì)整個(gè)流程所需的設(shè)計(jì)整個(gè)流程所需的工具。工具。數(shù)字仿真工具數(shù)字仿真工具Verilog-xl電路圖設(shè)計(jì)工具電路圖設(shè)計(jì)工具Composer電路模擬工具電路模擬工具Analog Artist射頻仿真工具射頻仿真工具Spectre RF版圖設(shè)計(jì)工具版圖設(shè)計(jì)工具Virtuoso Layout Editor布局布線工具布局布線工具Preview版圖驗(yàn)證工具版圖驗(yàn)證工具Dracula2.5 EDA2.5 E

44、DA工具工具第一章第一章 概概 論論 2、 Synopsys EDA軟件軟件 Synopsys公司在業(yè)界以其綜合工具而著稱。提倡高層設(shè)計(jì)，公司在業(yè)界以其綜合工具而著稱。提倡高層設(shè)計(jì)，現(xiàn)今已有八成的現(xiàn)今已有八成的ASIC是由高層設(shè)計(jì)的。該公司的綜合工具是由高層設(shè)計(jì)的。該公司的綜合工具支持支持VHDL全集，允許概念級(jí)驗(yàn)證，可以自動(dòng)生成特定工藝全集，允許概念級(jí)驗(yàn)證，可以自動(dòng)生成特定工藝的門級(jí)網(wǎng)表。的門級(jí)網(wǎng)表。 Synopsys公司公司2002年合并了年合并了Avant公司之后，公司之后，擁有了一系列深亞微米擁有了一系列深亞微米ASIC設(shè)計(jì)的專業(yè)化工具，包括優(yōu)秀設(shè)計(jì)的專業(yè)化工具，包括優(yōu)秀的電路仿真工具

45、的電路仿真工具Hspice，使得底層設(shè)計(jì)能力得到了提升。，使得底層設(shè)計(jì)能力得到了提升。2.5 EDA2.5 EDA工具工具第一章第一章 概概 論論 3、 Mentor Craphics EDA軟件軟件 Mentor Craphics 公司創(chuàng)立于公司創(chuàng)立于1981年，具有年，具有EDA全線產(chǎn)品，包括設(shè)計(jì)圖全線產(chǎn)品，包括設(shè)計(jì)圖輸入、數(shù)字電路設(shè)計(jì)工具、模擬電路分析工具、數(shù)輸入、數(shù)字電路設(shè)計(jì)工具、模擬電路分析工具、數(shù)?；旌想娐贩治龉ぞ?、?；旌想娐贩治龉ぞ?、邏輯綜合工具、故障分析仿真工具、邏輯綜合工具、故障分析仿真工具、PCB設(shè)計(jì)、設(shè)計(jì)、ASIC設(shè)計(jì)與校驗(yàn)、自動(dòng)設(shè)計(jì)與校驗(yàn)、自動(dòng)測(cè)試矢量生成（測(cè)試矢量生成

46、（ATPG）、系統(tǒng)設(shè)計(jì)工具、數(shù)字信號(hào)處理（）、系統(tǒng)設(shè)計(jì)工具、數(shù)字信號(hào)處理（DSP）工具、）工具、和和FPGA設(shè)計(jì)工具等。設(shè)計(jì)工具等。2.5 EDA2.5 EDA工具工具第一章第一章 概概 論論 4、 Zeni EDA軟件軟件九天（九天（Zeni）系統(tǒng)是熊貓（）系統(tǒng)是熊貓（Panda）系統(tǒng)的改進(jìn)版。熊貓系統(tǒng)是我）系統(tǒng)的改進(jìn)版。熊貓系統(tǒng)是我國在國在20世紀(jì)世紀(jì)80年代后期中國華大電子自主開發(fā)的面向全定制和半定年代后期中國華大電子自主開發(fā)的面向全定制和半定制大規(guī)模集成電路而設(shè)計(jì)的，具有可支持制大規(guī)模集成電路而設(shè)計(jì)的，具有可支持10萬個(gè)元件規(guī)模設(shè)計(jì)能力萬個(gè)元件規(guī)模設(shè)計(jì)能力的大型集成電路計(jì)算機(jī)輔助設(shè)計(jì)系

47、統(tǒng)。的大型集成電路計(jì)算機(jī)輔助設(shè)計(jì)系統(tǒng)。原理圖編輯器（原理圖編輯器（ZeniSE）版圖編輯器（版圖編輯器（ZeniPDT）版圖驗(yàn)證工具（版圖驗(yàn)證工具（ZeniVERI，ZeniHVERI）寄生參數(shù)提取工具（寄生參數(shù)提取工具（ZeniPE）信號(hào)完整性分析工具（信號(hào)完整性分析工具（ZeniSI）可將前后端各工具的數(shù)據(jù)置于統(tǒng)一的設(shè)計(jì)管理器（可將前后端各工具的數(shù)據(jù)置于統(tǒng)一的設(shè)計(jì)管理器（ZeniDM）中，）中，為設(shè)計(jì)者提供一個(gè)集成化的設(shè)計(jì)環(huán)境。為設(shè)計(jì)者提供一個(gè)集成化的設(shè)計(jì)環(huán)境。2.5 EDA2.5 EDA工具工具第一章第一章 概概 論論 5、 Silvaco EDA軟件軟件 S i l v a c o 公

48、 司 的公 司 的 E D A 軟 件 包 括 了 工 藝 計(jì) 算 機(jī) 輔 助 設(shè) 計(jì)軟 件 包 括 了 工 藝 計(jì) 算 機(jī) 輔 助 設(shè) 計(jì)（TCAD：Technology Computer Aided Design）和基于）和基于PDK（Process Design Kits）的定制）的定制IC CAD設(shè)計(jì)流程所需要的所用工設(shè)計(jì)流程所需要的所用工具。其中具。其中TCAD產(chǎn)品是的器件工程師可以通過基于物理的仿真來進(jìn)產(chǎn)品是的器件工程師可以通過基于物理的仿真來進(jìn)行設(shè)計(jì)和預(yù)測(cè)半導(dǎo)體器件的制作及性能，具有一個(gè)易于使用、模塊行設(shè)計(jì)和預(yù)測(cè)半導(dǎo)體器件的制作及性能，具有一個(gè)易于使用、模塊化的平臺(tái)。該產(chǎn)品中的工

49、藝仿真系統(tǒng)化的平臺(tái)。該產(chǎn)品中的工藝仿真系統(tǒng)Athena提供半導(dǎo)體工藝的方提供半導(dǎo)體工藝的方針，用于模擬半導(dǎo)體材料的注入、擴(kuò)散、刻蝕、淀積、光刻、氧化針，用于模擬半導(dǎo)體材料的注入、擴(kuò)散、刻蝕、淀積、光刻、氧化及硅化等過程。器件仿真系統(tǒng)及硅化等過程。器件仿真系統(tǒng)Atlas提供半導(dǎo)體器件的電器、光學(xué)提供半導(dǎo)體器件的電器、光學(xué)和熱學(xué)特性的仿真，用于和熱學(xué)特性的仿真，用于MOS器件、雙極型器件、器件、雙極型器件、HEMT、HBT、L a s e r 、 V C S E L 、 L E D 、 C C D 等 多 種 器 件 的 仿 真 和 建 模 。等 多 種 器 件 的 仿 真 和 建 模 。 I C C A D 產(chǎn) 品 提 供 了 與產(chǎn) 品 提 供 了 與 H s p i c e 完 全 兼 容 的 模 擬 電 路 仿 真 器完 全 兼 容 的 模 擬 電 路 仿 真 器SmartSpice；基于諧波平衡的仿真器；基于諧波平衡的仿真器SmartSpice RF；Expert版版圖編輯器以及圖編輯器以及Guardian DRC、LVS和和LPE物理驗(yàn)證工具等。物理驗(yàn)證工具等。2.5 EDA2.5 EDA工具工具第一章第一章 概概 論論 6 6、Tanner Tools ICTanner Tools IC開發(fā)