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文檔簡介

1、一、本章提要:一、本章提要:1、介紹了、介紹了PLD的發(fā)展過程、的發(fā)展過程、PLD的種類及分類方法;的種類及分類方法;2、常用、常用FPGA和和CPLD的系列、品種、性能測試、標(biāo)識(shí);的系列、品種、性能測試、標(biāo)識(shí);3、介紹了、介紹了FPGA 和和CPLD開發(fā)應(yīng)用中的選擇方法。開發(fā)應(yīng)用中的選擇方法。第二章第二章 大規(guī)模可編程邏輯器件大規(guī)??删幊踢壿嬈骷?二、教學(xué)重點(diǎn)及難點(diǎn):二、教學(xué)重點(diǎn)及難點(diǎn):了解了解CPLD和和FPGA的結(jié)構(gòu)差異的結(jié)構(gòu)差異三、學(xué)習(xí)要求:三、學(xué)習(xí)要求:1、掌握:、掌握: 如何區(qū)分選擇如何區(qū)分選擇CPLD和和FPGA;PLD 的種類及分類方法的種類及分類方法2、了解:、了解: PLD

2、的發(fā)展過程的發(fā)展過程23相關(guān)專業(yè)名詞相關(guān)專業(yè)名詞4 傳統(tǒng)數(shù)字系統(tǒng) 由固定功能標(biāo)準(zhǔn)集成電路74/54系列、4000、4500系列構(gòu)成。設(shè)計(jì)無靈活性, 芯片種類多,數(shù)目大。 現(xiàn)代數(shù)字系統(tǒng) 僅由三種標(biāo)準(zhǔn)積木塊:微處理器、存貯器和 PLD構(gòu)成。即 CPU+RAM+PLD模式。PLD的設(shè)計(jì)是其核心。可編程邏輯器件:可編程邏輯器件:PLD-PLD-Programmable Logic Devices 用戶構(gòu)造邏輯功能。用戶構(gòu)造邏輯功能。580年代初:Lattice公司推出GAL_Generic Array Logic (第二代);2.1 2.1 可編程邏輯器件概述可編程邏輯器件概述一、一、PLDPLD的發(fā)

3、展進(jìn)程的發(fā)展進(jìn)程70年代初:PROM、 PLA_Programmable Logic Array (第一代);70年代末:AMD 公司推出PAL_Programmable Array Logic690年代初: Lattice公司提出 ISP In System Programming,推出 ispLSI。80年代中: Xilinx公司推出 FPGA Field Programmable Gates Array; Altera公司推出EPLD Erasable Programmable Logic Device;近年 PLD的發(fā)展: 密度:單片已達(dá)1000萬系統(tǒng)門 速度:達(dá)420MHz以上 線寬

4、:已達(dá) 90 nm,屬甚深亞微米技術(shù) (VDSMVery Deep Sub Micrometer)7 高集成度; 高速度; 高可靠; 在系統(tǒng)可編程。 PLD已占整個(gè)IC產(chǎn)值的40%以上。PLD的產(chǎn)量、集成度每年增加35%,成本降低40%。 二、二、PLDPLD產(chǎn)品的特點(diǎn):產(chǎn)品的特點(diǎn):8Altera 產(chǎn)品系列主要性能系 列 代表產(chǎn)品 配置單元 邏輯單元(FF) 最大用戶 I/O 速度等級(jí)/ns RAM/位 APEX20K EP20K1000E SRAM 42 240 780 4 540 k FLEX10K EPF10K10 SRAM 4992(5392) 406 4 24 576 FLEX800

5、0 EPF8050 SRAM 4032(4656) 360 3 MAX9000 EPM9560 EEPROM 560(772) 212 12 MAX7000 EPM7256 EEPROM 256 160 10 FLASHlogic EPX8160 SRAM/FLASH 160 172 10 20 480 MAX5000 EPM5192 EPROM 192 64 1 Classic EP1810 EPROM 48 48 20 9Altera公司千萬門級(jí)的FPGA (SOC): Stratix 10 Xilinx 產(chǎn)品系列主要性能系 列 代 表 產(chǎn) 品 可用門 宏單元 邏輯單元 (FF) 速度等級(jí)

6、/ns 驅(qū)動(dòng)能力 /mA 最大用戶 I/O RAM /位 XC2000 XC2018L 1.0 k1.5 k 100 172 10 4 74 XC3000 XC3090 5.0 k6.0 k 320 928 6 4 144 XC3100 XC3195/A 6.5 k7.5 k 484 1320 0.9 8 176 XC4000 XC4063EX 62 k130 k 2304 5376 2 12 384 73 728 XC5200 XC5215 14 k18 k 484 1936 4 8 244 XC6200 XC6264 64 k100 k 16 384 16 384 8 512 262 k

7、XC8100 XC8109 8.1 k9.4 k 2688 1344 1 24 208 XC7200 XC7272A 2.0 k 72 126 15 8 72 XC7300 XC73144 3.8 k 144 234 7 24 156 XC9500 XC95288 6.4 k 288 288 10 24 180 11Xilinx公司千萬門級(jí)的FPGA (SOC): Virtex-II Pro12Lattice 產(chǎn)品系列主要性能系 列 代表產(chǎn)品 可用門 宏單元 邏輯單元 (FF) 速度等級(jí)/ns 最大用戶 I/O isPLSI1000/E isp148 8 k 192 288 5 108 isp

8、LSI2000/E/V/E isp2192 8 k 192 192 6 110 ispLSI3000 isp3448 20 k 320 672 12 224 ispLSI5000V isp5512V 24 k 512 384 10 384 ispLSI6000 isp6192* 25 k 192 416 15 159 ispLSI8000 isp8840 45 k 840 1152 8.5 312 13(1)產(chǎn)品系列代碼:如ALTERA公司的FLEX器件系列代碼為EPF。(2)品種代碼:如ALTERA公司的EPF10K,10K即是其品種代碼。(3)特征代碼:即集成度,CPLD產(chǎn)品一般以邏輯宏單

9、元數(shù)描述,而FPGA一般以有效邏輯門來描述。如ALTERA公司的EPF10K10中后一個(gè)10,代表典型產(chǎn)品集成度是10K。 (4)封裝代碼:如ALTERA公司的EPM7128SLC84中的LC,表示采用PCC封裝。CPLD/FPGA產(chǎn)品型號(hào)標(biāo)識(shí)產(chǎn)品型號(hào)標(biāo)識(shí)通常由以下幾個(gè)部分組成:14(5)參數(shù)說明:如ALTERA公司的EPM7128SLC84中的LC8415,84代表有84個(gè)引腳,15代表速度等級(jí)為15ns。(6)改進(jìn)型描述:改進(jìn)型號(hào)一般在原型號(hào)后用字母A、B、C表示,有些具有特定含義,如D表示低成本型、E表示增強(qiáng)型、L表示低功耗型、H表示高引腳型、X表示擴(kuò)展型等。(7)適用的環(huán)境描述:C表示

10、商用級(jí)(0C85 C),I表示工業(yè)級(jí)( 40C100C ),M表示軍工級(jí)( 55C125 C)。15 例:例: Xilinx器件的標(biāo)識(shí)方法是:器件型號(hào)+封裝形式+封裝引腳數(shù)+速度等級(jí)+環(huán)境溫度。如 XC3164 PC 84-4 C 的含義如下: 第1項(xiàng):XC3164表示器件型號(hào)。 第2項(xiàng):PC表示器件的封裝形式,主要:PLCC (Plastic Leaded Chip Carrier,塑料方形扁平封裝)PQFP (Plastic Quad Flat Pack,塑料四方扁平封裝)TQFP (Thin Quad Flat Pack,四方薄扁形封裝)RQFP (Power Quad Flat Pac

11、k,大功率四方扁平封裝)BGA (Bal Grid Array(Package),球形網(wǎng)狀陣列(封裝)PGA (Ceramic Pin Grid Array(Package),陶瓷網(wǎng)狀直插陣列(封裝)等形式。16 第3項(xiàng):84表示封裝引腳數(shù)。一般有44、68、84、100、144、160、208、240等數(shù)種,常用的器件封裝引腳數(shù)有44、68、84、100、144、160等,最大的達(dá)596個(gè)引腳。而最大用戶I/O是指相應(yīng)器件中用戶可利用的最大輸入/輸出引腳數(shù)目,它與器件的封裝引腳不一定相同。 第4項(xiàng):- 4表示速度等級(jí)。速度等級(jí)有兩種表示方法。在較早的產(chǎn)品中,用觸發(fā)器的反轉(zhuǎn)速率來表示,單位為M

12、Hz,一般分為-50、-70、-100、-125和-150;在較后的產(chǎn)品中用一個(gè)CLB的延時(shí)來表示,單位為ns,一般可分為-10、-8、- 6、-5、- 4、-3、-2、- 09。 第5項(xiàng): C表示環(huán)境溫度范圍。其中又有C商用級(jí)(085)、I工業(yè)級(jí)(- 40100)和M軍用級(jí)(-55125)。172022-5-7181、 從互連延時(shí)入手解決系統(tǒng)速度問題 門延時(shí):幾百 ns 不足 2 ns 互連延時(shí):相對(duì)門延時(shí)越來越大 線寬互連延時(shí)占系統(tǒng)延時(shí)比例0.6um30%0.5um50%0.35um70%三、近年三、近年 PLDPLD的發(fā)展熱點(diǎn)的發(fā)展熱點(diǎn) 19 1)ISP: 是指對(duì)器件、電路板、整個(gè)電子系

13、統(tǒng)進(jìn) 行邏輯重構(gòu)和修改功能的能力。這種重構(gòu)可 以在制造之前、制造過程中、甚至在交付用 戶使用之后進(jìn)行。 傳統(tǒng) PLD:先編程后裝配; ISP PLD:可先編程后裝配,也可先裝配后 編程。2、 在系統(tǒng)可編程技術(shù)(ISP)20設(shè)計(jì)設(shè)計(jì)修改方便,產(chǎn)品面市速度快,減少原材料成本,提高器件及板級(jí)的可測試性。制造減少制造成本,免去單獨(dú)編程工序,免去重做印刷電路板的工作,大量減少庫存,減少預(yù)處理成本,提高系統(tǒng)質(zhì)量及可靠性?,F(xiàn)場服務(wù)/支持提供現(xiàn)場系統(tǒng)重構(gòu)或現(xiàn)場系統(tǒng)用戶化的可能,提供遙控現(xiàn)場升級(jí)及維護(hù)的可能2)ISP技術(shù)的優(yōu)越性21非ISP工藝流程 從倉庫提取器件進(jìn)半成品庫對(duì)器件編程貼標(biāo)簽提取特定器件焊接電路板

14、電路板測試編程及電路板測試焊接電路板從倉庫提取器件3)ISP技術(shù)簡化生產(chǎn)流程比較:ISP技術(shù)對(duì)縮短生產(chǎn)周期,加快產(chǎn)品上市極為重要。ISP工藝流程22 現(xiàn)配置時(shí)間為幾十-幾百ms 實(shí)時(shí)重配問題 配置時(shí)間的極大縮短: 硬件軟硬件資源4)ISP的進(jìn)一步發(fā)展:23 PLD的生產(chǎn)廠家眾多,產(chǎn)品名稱各異,分 類方法多樣。 常見的PLD產(chǎn)品:PROM、EPROM、 EEPROM、 PLA、FPLA、PAL、GAL、CPLD、 EPLD、 EEPLD、HDPLD、FPGA、pLSI、 ispLSI、 ispGAL、ispGDS等。四、四、PLDPLD的種類及分類方法的種類及分類方法241 1、根據(jù)器件密度分為

15、:、根據(jù)器件密度分為:低密度可編程邏輯低密度可編程邏輯器件器件( (LDPLD) )高密度可編程邏輯高密度可編程邏輯器件器件( (HDPLD) )可編程邏輯器件可編程邏輯器件(PLD)PROMPLAPALGALEPLDCPLDFPGA25可編程邏輯器件從集成密度上可分為低密度可編程邏輯器件LDPLD和高密度可編程邏輯器件HDPLD兩類。LDPLD 通常是指早期發(fā)展起來的、集成密度小于700門/片左右的PLD如ROM、PLA、PAL和GAL等。HDPLD包括可擦除可編程邏輯器件EPLD(Erasable Programmable Logic Device)、復(fù)雜可編程邏輯器件CPLD(Compl

16、ex PLD)和FPGA三種,其集成密度大于700門/片。如Altera公司的EPM9560,其密度為12000門/片,Lattice公司的pLSI/ispLSI3320為14000門/片等。目前集成度最高的HDPLD可達(dá)25萬門/片以上。 26 FPGA(Field Programmable Gates Array) CPLD(Complex Programmable Logic Device) FPGA:內(nèi)部互連結(jié)構(gòu)由多種長度不同的連線資 源組成,每次布線的延遲可不同,屬統(tǒng) 計(jì)型結(jié)構(gòu)。邏輯單元主體為由靜態(tài)存儲(chǔ) 器(SRAM)構(gòu)成的函數(shù)發(fā)生器,即查找 表。通過查找表可實(shí)現(xiàn)邏輯函數(shù)功能。 采用

17、SRAM工藝。2 2、根據(jù)器件互連結(jié)構(gòu)、邏輯單元結(jié)構(gòu)分為、根據(jù)器件互連結(jié)構(gòu)、邏輯單元結(jié)構(gòu)分為:27 CPLD:內(nèi)部互連結(jié)構(gòu)由固定長度的連線資 源組成,布線的延遲確定,屬確定型結(jié)構(gòu)。邏 輯單元主要由“與或陣列”構(gòu)成。該結(jié)構(gòu)來自于 典型的PAL、GAL器件的結(jié)構(gòu)。采用EEPROM工藝。 任意一個(gè)組合邏輯都可以用“與或”表達(dá) 式來描述,所以該“與或陣列”結(jié)構(gòu)能實(shí)現(xiàn)大 量的組合邏輯功能。28CPLDCPLD和和FPGAFPGA的主要區(qū)別:的主要區(qū)別:1)結(jié)構(gòu)上的不同2)集成度的不同 CPLD:500 - 50000門; FPGA:1K 100 M 門 3)應(yīng)用范圍的不同 CPLD邏輯能力強(qiáng)而寄存器少(

18、1K左右), 適用于控制密集型系統(tǒng);FPGA邏輯能力較弱但 寄存器多(100多K),適于數(shù)據(jù)密集型系統(tǒng)。4)使用方法的不同 29一次性編程:PROM、PAL重復(fù)可編程:紫外線擦除:數(shù)十次; E2CMOS工藝:上千次; SRAM結(jié)構(gòu):上萬次3、從可編程特性分為4、從編程工藝分為熔絲型開關(guān);可編程低阻電路元件;EPROM;EEPROM;SRAM;3031性能CPLDFPGA集成規(guī)模小(最大數(shù)萬)大(最大數(shù)萬)單位粒度大(PAL 結(jié)構(gòu))小(PROM 結(jié)構(gòu))互聯(lián)方式集總總線分段總線、長線、專用互聯(lián)編程工藝EPROM、E2PROM、FlashSRAM編程類型ROMRAM型須與存儲(chǔ)器連用信息 固定可實(shí)時(shí)重

19、構(gòu)觸發(fā)器數(shù)少 多單元功能強(qiáng)弱速度高低功耗高低加密性能可加密不可加密適用場合邏輯系統(tǒng)數(shù)據(jù)型系統(tǒng)FPGAFPGA和和CPLDCPLD的結(jié)構(gòu)、性能對(duì)照表的結(jié)構(gòu)、性能對(duì)照表 五、五、 簡單簡單PLD的基本結(jié)構(gòu)的基本結(jié)構(gòu) 數(shù)字電路系統(tǒng)包含有兩類數(shù)字電路:數(shù)字電路系統(tǒng)包含有兩類數(shù)字電路: 一類是組合邏輯電路一類是組合邏輯電路: 其特點(diǎn)是任一時(shí)刻的輸出信號(hào)狀態(tài)僅取決于當(dāng)其特點(diǎn)是任一時(shí)刻的輸出信號(hào)狀態(tài)僅取決于當(dāng)前的輸入信號(hào)狀態(tài);前的輸入信號(hào)狀態(tài); 另一類是時(shí)序電路另一類是時(shí)序電路: 它由組合邏輯電路和存儲(chǔ)邏輯電路兩部分組成。它由組合邏輯電路和存儲(chǔ)邏輯電路兩部分組成。 其特點(diǎn)是任一時(shí)刻的輸出信號(hào)狀態(tài)不僅取決于當(dāng)

20、時(shí)其特點(diǎn)是任一時(shí)刻的輸出信號(hào)狀態(tài)不僅取決于當(dāng)時(shí)的輸入信號(hào)狀態(tài),而且還取決于電路原來的信號(hào)狀的輸入信號(hào)狀態(tài),而且還取決于電路原來的信號(hào)狀態(tài)。態(tài)。 32 在數(shù)字系統(tǒng)中,根據(jù)布爾代數(shù)的知識(shí),可在數(shù)字系統(tǒng)中,根據(jù)布爾代數(shù)的知識(shí),可知任何組合邏輯函數(shù)都可以用與或表達(dá)形式知任何組合邏輯函數(shù)都可以用與或表達(dá)形式描述,也即可用描述,也即可用“與門與門-或門或門”兩種基本門電兩種基本門電路實(shí)現(xiàn)任何組合邏輯電路,而任何時(shí)序邏輯路實(shí)現(xiàn)任何組合邏輯電路,而任何時(shí)序邏輯電路又都是由組合邏輯電路加上存儲(chǔ)元件電路又都是由組合邏輯電路加上存儲(chǔ)元件(觸發(fā)器)構(gòu)成的。(觸發(fā)器)構(gòu)成的。 33可編程電路結(jié)構(gòu)可編程電路結(jié)構(gòu) 由輸入處

21、理電路、與陣列、或陣列、輸出處理電路等四種功由輸入處理電路、與陣列、或陣列、輸出處理電路等四種功能部分組成,其基本結(jié)構(gòu)如圖所示。能部分組成,其基本結(jié)構(gòu)如圖所示。 輸入處理電路輸出處理電路與陣列或陣列 簡單PLD的基本結(jié)構(gòu)輸入輸出34 與陣列和或陣列與陣列和或陣列 是電路的主體,其功能主要是用來實(shí)現(xiàn)組合邏輯函數(shù)。是電路的主體,其功能主要是用來實(shí)現(xiàn)組合邏輯函數(shù)。 輸入處理電路輸入處理電路 是由輸入緩沖器組成,其功能主要是使輸入信號(hào)具有足是由輸入緩沖器組成,其功能主要是使輸入信號(hào)具有足夠的驅(qū)動(dòng)能力并產(chǎn)生輸入變量的原變量以及反變量兩個(gè)互補(bǔ)夠的驅(qū)動(dòng)能力并產(chǎn)生輸入變量的原變量以及反變量兩個(gè)互補(bǔ)的信號(hào)。的信

22、號(hào)。 輸出處理電路輸出處理電路 主要是由三態(tài)門寄存器組成,其功能主要是提供不同的輸主要是由三態(tài)門寄存器組成,其功能主要是提供不同的輸出方式,可以由或陣列直接輸出(組合方式),也可以通過出方式,可以由或陣列直接輸出(組合方式),也可以通過寄存器輸出(時(shí)序方式)。寄存器輸出(時(shí)序方式)。 可編程電路結(jié)構(gòu)可編程電路結(jié)構(gòu)35(a)(b)(c) PLD陣列線連接表示和邏輯圖形符號(hào)AAA(d)ABCDY=ACD(e)(f)ABCDY=A+B+D十字交叉線表示兩條線未連接 交叉線的交叉點(diǎn)處打上黒實(shí)點(diǎn) 在交叉線的交叉點(diǎn)上打叉,表示該點(diǎn)是個(gè)可編程點(diǎn) 是互補(bǔ)輸出的緩沖器 多輸入端與門 多輸入端或門 36 在在PR

23、OM中,與門陣列固定,或門陣列可編程,中,與門陣列固定,或門陣列可編程, PROM只能實(shí)現(xiàn)組合邏輯電路;在組合邏輯函數(shù)的輸入變量增多時(shí),只能實(shí)現(xiàn)組合邏輯電路;在組合邏輯函數(shù)的輸入變量增多時(shí),PROM的存儲(chǔ)單元利用率比較低;的存儲(chǔ)單元利用率比較低;PROM的與陣列采用的是的與陣列采用的是全譯碼,產(chǎn)生了全部最小項(xiàng);全譯碼,產(chǎn)生了全部最小項(xiàng);PROM是采用熔絲工藝,只可是采用熔絲工藝,只可一次性編程使用。一次性編程使用。 PROM陣列結(jié)構(gòu)A0A1A3Y0Y1Y237 可編程邏輯陣列可編程邏輯陣列PLA是對(duì)是對(duì)PROM進(jìn)行改進(jìn)而產(chǎn)生的。在進(jìn)行改進(jìn)而產(chǎn)生的。在PLA中,與門陣列和或門陣列都是可編程,其陣

24、列結(jié)構(gòu)如圖中,與門陣列和或門陣列都是可編程,其陣列結(jié)構(gòu)如圖所示。雖然所示。雖然PLA的存儲(chǔ)單元利用率相對(duì)較高,但是其與陣列的存儲(chǔ)單元利用率相對(duì)較高,但是其與陣列和或陣列都是可編程,造成軟件算法復(fù)雜,運(yùn)行速度大幅下和或陣列都是可編程,造成軟件算法復(fù)雜,運(yùn)行速度大幅下降;并且該器件依然是采用熔絲工藝,只可一次性編程使用。降;并且該器件依然是采用熔絲工藝,只可一次性編程使用。 PLA陣列結(jié)構(gòu)A0A1A3Y0Y1Y238 在在PAL中與門陣列是可編程的,而或陣列是固定的,其中與門陣列是可編程的,而或陣列是固定的,其陣列結(jié)構(gòu)如圖所示。雖陣列結(jié)構(gòu)如圖所示。雖PAL具有多種輸出和反饋結(jié)構(gòu),為邏具有多種輸出和

25、反饋結(jié)構(gòu),為邏輯設(shè)計(jì)提供一定的靈活性,但是不同的輯設(shè)計(jì)提供一定的靈活性,但是不同的PAL器件具有獨(dú)立的、器件具有獨(dú)立的、單一性的輸出結(jié)構(gòu),從而造成單一性的輸出結(jié)構(gòu),從而造成 PAL器件的通用性比較差;器件的通用性比較差;此外,此外,PAL器件仍采用熔絲工藝,只可一次性編程使用。器件仍采用熔絲工藝,只可一次性編程使用。 PAL陣列結(jié)構(gòu)A0A1A3Y0Y1Y2392.2 Lattice系列產(chǎn)品系列產(chǎn)品 Lattice是最早推出基于EECMOS技術(shù)的高密度可編程器件的公司。20世紀(jì)90年代,Lattice首先發(fā)明了ISP下載方式,并將ISP技術(shù)和EECMOS技術(shù)相結(jié)合,從而實(shí)現(xiàn)了可編程用戶能夠在無需

26、從系統(tǒng)板上拔下芯片會(huì)從系統(tǒng)中取出電路板的的情況下,通過改變芯片的邏輯內(nèi)容即可改變整個(gè)電子系統(tǒng)的功能,該技術(shù)極大促進(jìn)CPLD的應(yīng)用領(lǐng)域。 40 Lattice的可編程器器件產(chǎn)品有多個(gè)系列,主要是分的可編程器器件產(chǎn)品有多個(gè)系列,主要是分成兩類,成兩類, 屬于屬于CPLD器件系列器件系列主要有主要有ispLSI、ispMACH、MACHXO等系列;等系列; 屬于屬于FPGA器件系列器件系列主要有主要有LatticeECECP、LatticeECP2、LatticeECP2M、LatticeXP等系列。等系列。 目前,目前,Lattice主流的主流的CPLD產(chǎn)品主要是產(chǎn)品主要是ispMACH4000系

27、列和系列和MACHXO系列,而系列,而Lattice主主流的流的FPGA產(chǎn)品主要是產(chǎn)品主要是LatticeECECP系列。系列。41 1. ispLSI系列系列CPLD器件器件 ispLSI系列系列CPLD器件器件Lattice公司的最早推出的大規(guī)??晒镜淖钤缤瞥龅拇笠?guī)??删幊踢壿嬈骷?,該系列器件主要分成四個(gè)子系列:編程邏輯器件,該系列器件主要分成四個(gè)子系列:ispLSI1000系列、系列、ispLSI2000系列、系列、ispLSI3000系列和系列和ispLSI6000系列,他們基本結(jié)構(gòu)和功能相似,但每種系列系列,他們基本結(jié)構(gòu)和功能相似,但每種系列產(chǎn)品應(yīng)用場合不同。產(chǎn)品應(yīng)用場合不同。 1

28、)ispLSI1000系列:該系列是最基本的可編程器件,:該系列是最基本的可編程器件,其集成度在其集成度在20008000門之間;引腳到引腳(門之間;引腳到引腳(pin to pin)延遲時(shí)間在延遲時(shí)間在7.5ns15ns之間;系統(tǒng)工作頻率范圍是之間;系統(tǒng)工作頻率范圍是80MHz125MHz。ispLSI1000系列器件可以在高速率下完系列器件可以在高速率下完成控制、成控制、LANS、譯碼和總線管理等。、譯碼和總線管理等。42 2)ispLSI2000系列:該系列器件為高性能可編該系列器件為高性能可編程器件,其集成度在程器件,其集成度在10006000門之間;引門之間;引腳到引腳(腳到引腳(p

29、in to pin)延遲時(shí)間在)延遲時(shí)間在0ns10ns之間;系統(tǒng)工作頻率范圍是之間;系統(tǒng)工作頻率范圍是100MHz180MHz。ispLSI2000系列器件具系列器件具有更多的有更多的I/O接口,可以用于計(jì)數(shù)器、計(jì)時(shí)器接口,可以用于計(jì)數(shù)器、計(jì)時(shí)器以及作為微處理器高速以及作為微處理器高速RISC/CISC的定時(shí)接的定時(shí)接口等??诘?。433)ispLSI3000系列:該系列器件是高性能和高密度該系列器件是高性能和高密度相結(jié)合的可編程器件,其集成度在相結(jié)合的可編程器件,其集成度在800014000門門之間;引腳到引腳(之間;引腳到引腳(pin to pin)延遲時(shí)間在)延遲時(shí)間在7.5ns15ns

30、之間;系統(tǒng)工作頻率范圍是之間;系統(tǒng)工作頻率范圍是77MHz125MHz。ispLSI3000系列針對(duì)可編程器系列針對(duì)可編程器件更高密度的設(shè)計(jì)進(jìn)行了優(yōu)化,內(nèi)部嵌入了完整的件更高密度的設(shè)計(jì)進(jìn)行了優(yōu)化,內(nèi)部嵌入了完整的系統(tǒng)邏輯、系統(tǒng)邏輯、DSP功能邏輯、壓縮邏輯和全編碼邏輯功能邏輯、壓縮邏輯和全編碼邏輯等功能,等功能, 因此,該系列器件能夠?qū)崿F(xiàn)非常復(fù)雜的邏輯功因此,該系列器件能夠?qū)崿F(xiàn)非常復(fù)雜的邏輯功能。該系列器件主要應(yīng)用于數(shù)字信號(hào)處理、圖形處能。該系列器件主要應(yīng)用于數(shù)字信號(hào)處理、圖形處理、數(shù)據(jù)壓縮以及數(shù)據(jù)加密、解密等。理、數(shù)據(jù)壓縮以及數(shù)據(jù)加密、解密等。44 4)ispLSI6000系列:該系列器件是

31、內(nèi)部帶有內(nèi)存該系列器件是內(nèi)部帶有內(nèi)存的更高集成密度和性能的可編程器件,其集成度高的更高集成密度和性能的可編程器件,其集成度高達(dá)達(dá)25000門;引腳到引腳(門;引腳到引腳(pin to pin)延遲時(shí)間是)延遲時(shí)間是15ns;系統(tǒng)工作頻率是;系統(tǒng)工作頻率是77MHz。ispLSI3000系列系列器件將器件將“預(yù)設(shè)計(jì)的預(yù)設(shè)計(jì)的”具有高性能、復(fù)雜存儲(chǔ)功能與具有高性能、復(fù)雜存儲(chǔ)功能與邏輯功能和可編程邏輯單元集成在一起,邏輯功能和可編程邏輯單元集成在一起, 從而,是實(shí)現(xiàn)了功能更強(qiáng)大的可編程邏輯器件。從而,是實(shí)現(xiàn)了功能更強(qiáng)大的可編程邏輯器件。該系列器件主要應(yīng)用于電訊、數(shù)據(jù)通信、數(shù)據(jù)處理該系列器件主要應(yīng)用于

32、電訊、數(shù)據(jù)通信、數(shù)據(jù)處理等復(fù)雜的場合。等復(fù)雜的場合。45 2. ispMACH4000系列系列CPLD器件器件 ispMACH4000系列CPLD器件是在Lattice公司收購Vantis公司之后推出的可編程CPLD器件, 該系列器件主要分成三個(gè)子系列:ispMACH4000V系列、ispMACH4000B系列和ispMACH4000C系列。ispMACH4000系列CPLD器件支持多種電壓I/O接口,1.8v/2.5v/3.3v;具有可編程的上拉或者總線保持輸入、IEEE 1532在系統(tǒng)可編程(ISPTM)、可編程的輸出擺率;同時(shí)還具有IEEE 1149.1邊界掃描測試功能以及3.3v PC

33、I兼容和用于LVCMOS 3.3接口的兼容5v的I/O等特性。ispMACH4000系列既有具有SuperFAST性能,又能提供最低的功耗,其引腳至引腳之間的傳輸延遲為2.5ns,可達(dá)到400MHz的系統(tǒng)性能。46 3LatticeECECP系列系列FPGA器件器件 LatticeECECP系列FPGA器件的功能結(jié)構(gòu)是優(yōu)化的,非常適用于對(duì)成本控制要求較高的應(yīng)用領(lǐng)域,如消費(fèi)品、汽車、醫(yī)療、工業(yè)、網(wǎng)絡(luò)和計(jì)算機(jī)等。LatticeECECP系列具有靈活的sysIO緩沖器和sysCLOCK,支持LVCMOS、LVTTL、PCI、LVDS、SSTL和HSTL;具有專用的sysDDR電路,可簡化了DDR存儲(chǔ)

34、器接口的實(shí)現(xiàn);具有多種低成本的配置選項(xiàng),支持工業(yè)標(biāo)準(zhǔn)SPI接口配置和其它常規(guī)協(xié)議,如并行、串行和JTAG等。在LatticeECP系列產(chǎn)品中還嵌入了具有高性能的乘法、加法、減法和累加功能的DSP模塊。47有關(guān) ISP的概念:ISP_In System Programmable Lattice 公司現(xiàn)場可編程(FPGA) Xilinx 公司ICR_In Circuit Reconfigure Altera 公司(配置器件模式、PS、PPS、PPA、PSA、JTAG)4810芯下載口芯下載口接口各引腳信號(hào)名稱接口各引腳信號(hào)名稱Byteblaster(MV)下載電纜與下載電纜與Altera器件的接口

35、器件的接口492.3 Altera系列產(chǎn)品系列產(chǎn)品 Altera是著名的是著名的PLD生產(chǎn)商之一,生產(chǎn)商之一,Altera的的PLD具具有高性能、高集成度和高性價(jià)比的優(yōu)點(diǎn),并且該公司還有高性能、高集成度和高性價(jià)比的優(yōu)點(diǎn),并且該公司還提供功能全面的可編程器件開發(fā)工具和豐富的提供功能全面的可編程器件開發(fā)工具和豐富的IP核、宏核、宏功能庫等等,因此功能庫等等,因此Altera多年來一直占據(jù)著行業(yè)領(lǐng)先地多年來一直占據(jù)著行業(yè)領(lǐng)先地位。位。 Altera的的PLD產(chǎn)品包括產(chǎn)品包括Classic系列、系列、MAX(Multiple Array Matrix)系列、)系列、FLEX(Flexible Logi

36、c Element Matrix)系列、)系列、APEX(Advanced Logic Element Matrix)系列、系列、ACEX 系列、系列、APEX系列、系列、Cyclone 系列、系列、Stratix系列、系列、MAX系列、系列、Cyclone 系列以及系列以及Stratix系列等等。系列等等。 50 一、一、目前,目前,Altera主流的主流的CPLD產(chǎn)品主要是產(chǎn)品主要是MAX系列,而系列,而Altera主流的主流的FPGA產(chǎn)品主要分產(chǎn)品主要分成兩類:一類是側(cè)重于低成本應(yīng)用,容量中等,成兩類:一類是側(cè)重于低成本應(yīng)用,容量中等,性能可以滿足一般的邏輯設(shè)計(jì)要求,如性能可以滿足一般的

37、邏輯設(shè)計(jì)要求,如Cyclone,CycloneII;另一類是側(cè)重于高性能應(yīng)用,容量;另一類是側(cè)重于高性能應(yīng)用,容量大,性能能滿足各類高端應(yīng)用,如大,性能能滿足各類高端應(yīng)用,如Startix,StratixII等。等。511. MAX系列系列CPLD器件器件 MAX系列CPLD器件適合于通用的、低密度邏輯的應(yīng)用環(huán)境。MAX II系列CPLD器件是所有CPLD系列產(chǎn)品中成本最低、功耗最小和密度最高的器件。 52 該系列器件主要特性是:該系列器件主要特性是: 采用了LUT結(jié)構(gòu),內(nèi)含F(xiàn)lash,可以實(shí)現(xiàn)自動(dòng)配置;多種電壓的I/O接口,可以支持的電壓為3.3v/2.5v/1.8v,并且I/O接口PCI兼

38、容;支持內(nèi)部時(shí)鐘頻率高達(dá)300MHz,內(nèi)置用戶非易失性Flash存儲(chǔ)器塊,通過取代分立式非易失性存儲(chǔ)器件以減少芯片數(shù)量;器件在工作狀態(tài)時(shí)能夠下載第二個(gè)設(shè)計(jì),可降低遠(yuǎn)程現(xiàn)場升級(jí)的成本;具有靈活的多電壓MultiVolt內(nèi)核,片內(nèi)電壓調(diào)整器支持3.3v、2.5v或1.8v多類型電源輸入;該系列器件還能夠訪問JTAG狀態(tài)機(jī),在邏輯中例化用戶功能,可提高單板上不兼容JTAG協(xié)議的Flash器件的配置效率。532. Cyclone系列系列FPGA器件器件 Cyclone系列FPGA器件適合于低成本、中等密度邏輯的應(yīng)用環(huán)境。該系列器件在300mm晶圓的基礎(chǔ)上,采用TSMC90nm低電介工藝技術(shù),從而保證了

39、器件快速和低成本特性。 54 該系列器件主要特性是該系列器件主要特性是: 能夠提供多達(dá)能夠提供多達(dá)68416個(gè)邏輯單元和個(gè)邏輯單元和1.1Mb的嵌的嵌入式處理器,并能夠提供最多入式處理器,并能夠提供最多150個(gè)個(gè)1818比特乘比特乘法器,因此,該系列器件能夠?qū)崿F(xiàn)復(fù)雜的邏輯應(yīng)法器,因此,該系列器件能夠?qū)崿F(xiàn)復(fù)雜的邏輯應(yīng)用;提供高級(jí)外部存儲(chǔ)器接口支持,允許開發(fā)人用;提供高級(jí)外部存儲(chǔ)器接口支持,允許開發(fā)人員集成外部單倍數(shù)據(jù)速率(員集成外部單倍數(shù)據(jù)速率(SDR)、雙倍數(shù)據(jù)速)、雙倍數(shù)據(jù)速率(率(DDR、DDR2、SDRAM)器件以及第二代四)器件以及第二代四倍數(shù)據(jù)速率(倍數(shù)據(jù)速率(QDR、SRAM)器件

40、,數(shù)據(jù)速率)器件,數(shù)據(jù)速率最高可達(dá)最高可達(dá)668Mbps;55 支持各種單端支持各種單端I/O 標(biāo)準(zhǔn),如當(dāng)前系統(tǒng)中常用的標(biāo)準(zhǔn),如當(dāng)前系統(tǒng)中常用的LVTTL、LVCMOS、SSTL、HSTL、PCI和和PCI-X標(biāo)準(zhǔn);支持串標(biāo)準(zhǔn);支持串行總線和網(wǎng)絡(luò)接口(如行總線和網(wǎng)絡(luò)接口(如 PCI 和和 PCI-X),快速訪問外),快速訪問外部存儲(chǔ)器件,同時(shí)還支持大量通訊協(xié)議,包括以太網(wǎng)協(xié)部存儲(chǔ)器件,同時(shí)還支持大量通訊協(xié)議,包括以太網(wǎng)協(xié)議和通用接口;支持最多達(dá)四個(gè)可編程鎖相環(huán)(議和通用接口;支持最多達(dá)四個(gè)可編程鎖相環(huán)(PLL)和最多和最多16個(gè)全局時(shí)鐘線,提供強(qiáng)大的時(shí)鐘管理和頻率合個(gè)全局時(shí)鐘線,提供強(qiáng)大的時(shí)鐘

41、管理和頻率合成能力,使系統(tǒng)性能最大化,這些成能力,使系統(tǒng)性能最大化,這些PLL提供的高級(jí)特性提供的高級(jí)特性包括頻率合成、可編程占空比、外部時(shí)鐘輸出、可編程包括頻率合成、可編程占空比、外部時(shí)鐘輸出、可編程帶寬、輸入時(shí)鐘擴(kuò)頻、鎖定探測以及支持差分輸入輸出帶寬、輸入時(shí)鐘擴(kuò)頻、鎖定探測以及支持差分輸入輸出時(shí)鐘信號(hào);支持驅(qū)動(dòng)阻抗匹配和片內(nèi)串行終端匹配,片時(shí)鐘信號(hào);支持驅(qū)動(dòng)阻抗匹配和片內(nèi)串行終端匹配,片內(nèi)匹配消除了對(duì)外部電阻的需求,提高了信號(hào)完整性,內(nèi)匹配消除了對(duì)外部電阻的需求,提高了信號(hào)完整性,簡化電路板設(shè)計(jì),簡化電路板設(shè)計(jì),Cyclone II FPGA通過外部電阻還可通過外部電阻還可支持并行匹配和差

42、分匹配。支持并行匹配和差分匹配。563. Stratix系列系列FPGA器件器件 Stratix系列系列FPGA器件適合于高性能、容量器件適合于高性能、容量大等各種高端產(chǎn)品設(shè)計(jì)應(yīng)用。該系列器件采用大等各種高端產(chǎn)品設(shè)計(jì)應(yīng)用。該系列器件采用TSMC90nm低絕緣工藝技術(shù),在低絕緣工藝技術(shù),在300mm晶圓片上晶圓片上制造的,具有制造的,具有152個(gè)接收機(jī)和個(gè)接收機(jī)和156個(gè)發(fā)送機(jī)通道,個(gè)發(fā)送機(jī)通道, 支持高達(dá)支持高達(dá)1Gbps數(shù)據(jù)傳送速率的源同步信號(hào);具有數(shù)據(jù)傳送速率的源同步信號(hào);具有嵌入嵌入DPA電路,消除了使用源同步信號(hào)技術(shù)長距離電路,消除了使用源同步信號(hào)技術(shù)長距離傳送信號(hào)時(shí)由偏移引發(fā)的相位對(duì)

43、齊問題從而簡化了傳送信號(hào)時(shí)由偏移引發(fā)的相位對(duì)齊問題從而簡化了印刷電路板(印刷電路板(PCB)布局;支持高達(dá))布局;支持高達(dá)1Gbps的高速的高速差分差分I/O信號(hào)、多種高速接口標(biāo)準(zhǔn)(信號(hào)、多種高速接口標(biāo)準(zhǔn)(SPI-4.2、SFI-4、10G以太網(wǎng)以太網(wǎng)XSBI、HyperTransport、RapidIO、NPSI以及以及UTOPIA IV)。)。57 4、 MAX系列:系列: 多陣列矩陣(Multiple Array Matrix) 內(nèi)部結(jié)構(gòu): 可編程的“與”陣列和固定 “或”陣列實(shí)現(xiàn)邏輯功能; 采用EPROM工藝(Classic、 MAX5000),或EEPROM工藝 (MAX7000、M

44、AX9000); 屬CPLD。MAXMAX9000MAX7000MAX5000Classic58 5、FLEX系列: 靈活邏輯單元陣列 (Flexible Logic Element Matrix) 內(nèi)部結(jié)構(gòu): 使用查找表(Look Up Table _LUT)結(jié)構(gòu)來實(shí)現(xiàn)邏輯功 能;采用SRAM工藝;屬 FPGA。 FLEX10K首次采用嵌入式陣列 (EAB_Embedded Array Block ) APEX20K融合查找表、乘積項(xiàng)、 嵌入式陣列和存貯器于一體。FLEXAPEX IIAPEX20KFLEX10KFLEX8000FLEX600059 Altera 器件結(jié)構(gòu) 器件系列邏輯單元結(jié)

45、構(gòu)連線結(jié)構(gòu)工藝APEX20K查找表連續(xù)SRAMFLEX10K查找表連續(xù)SRAMFLEX8000查找表連續(xù)SRAMFLEX6000查找表連續(xù)SRAMMAX9000乘積項(xiàng)連續(xù)EEPROMMAX7000乘積項(xiàng)連續(xù)EEPROMMAX5000乘積項(xiàng)連續(xù)EPROMClassic乘積項(xiàng)連續(xù)EPROM60 Altera 器件的用戶I/0引腳和可用門 器件系列用戶I/O引腳可用門APEX20K997801000001000000FLEX10K13557010000250000FLEX800078208250050000FLEX6000812181600024000MAX9000159216600012000MA

46、X7000362126005000MAX500028100600375Classic226830090061 Altera 器件系列引腳數(shù)的發(fā)展趨勢(shì)62 Altera 器件系列系統(tǒng)可用門數(shù)的發(fā)展趨勢(shì) 63二、二、Altera FLEX 10K Altera FLEX 10K 系列器件系列器件 1 1、性能特點(diǎn)、性能特點(diǎn) 1)工業(yè)界第一種嵌入式可編程邏輯器件系列: 嵌入式陣列(EAB_Embedded Array Block,2048位/每個(gè)EAB) 邏輯陣列(LAB_Logic Array Block) 2)高密度 最大250000門/片,40960位內(nèi)部RAM (20個(gè)EAB),可實(shí)現(xiàn)單片集

47、成 643)系統(tǒng)級(jí)特點(diǎn): 多電壓I/O接口、 低功耗(SRAM工藝) JTAG(Joint Test Action Group) BST(Boundary Scan Test) ICR(In Circuit Reconfiguration), 在電路可重構(gòu)。 時(shí)鐘鎖定(Clock Lock)電路: 減小時(shí)鐘延遲和偏移 時(shí)鐘自舉(Clock Boost)電路: 時(shí)鐘倍頻低變形,時(shí)鐘樹形分配網(wǎng)絡(luò)654)靈活的內(nèi)部連接 快速通道(Fast Track): 連續(xù)式布線結(jié)構(gòu) 特點(diǎn):延遲可預(yù)測 專用進(jìn)位鏈: 高速加法器、 計(jì)數(shù)器、 比較器 專用級(jí)聯(lián)鏈: 實(shí)現(xiàn)高速、多輸入邏輯函數(shù)。665)增強(qiáng)功能的 I/O

48、引腳 I/O腳三態(tài)輸出使能控制 I/O腳漏極開路選擇 (Open-Drain Option) 輸出電壓擺率控制: 高速、或低噪聲6)多種封裝形式,多種器件類型 84 - 672引腳,相同封裝引腳兼容67實(shí)際器件外觀:68三、三、MAX7000S系列器件結(jié)構(gòu)系列器件結(jié)構(gòu) 主要包含五個(gè)主要部分:主要包含五個(gè)主要部分: 邏輯陣列塊邏輯陣列塊LAB(Logic Array Blocks)、)、 宏單元(宏單元(Macrocells),), 擴(kuò)展乘積項(xiàng)擴(kuò)展乘積項(xiàng)EPT(Expander Product Term)、)、 可編程連線陣列可編程連線陣列PIA(Programmable Interconnec

49、t Array) I/O控制塊控制塊IOC(I/O Control Blocks),), 69INPUT/GCLK1INPUT/OE2/GCLKnINPUT/OE1616個(gè)I/O引腳616個(gè)I/O引腳616個(gè)I/O引腳宏單元116宏單元3348宏單元1732宏單元4964616個(gè)I/O引腳I/O控制塊I/O控制塊I/O控制塊I/O控制塊616616616616616616616616166166166166161616163636363666666個(gè)輸出使能6個(gè)輸出使能PIAINPUT/GCLKnLAB MAX7000S系列器件的內(nèi)部結(jié)構(gòu)701邏輯陣列塊邏輯陣列塊LAB(Logic Array

50、 Blocks) MAX7000S結(jié)構(gòu)主要是有多個(gè)相互關(guān)聯(lián)的邏輯陣列塊結(jié)構(gòu)主要是有多個(gè)相互關(guān)聯(lián)的邏輯陣列塊LAB構(gòu)構(gòu)成的,每個(gè)邏輯陣列塊成的,每個(gè)邏輯陣列塊LAB都是由都是由16個(gè)宏單元個(gè)宏單元(Macrocells)陣列構(gòu)成。多個(gè)邏輯陣列塊)陣列構(gòu)成。多個(gè)邏輯陣列塊LAB是通過可是通過可編程連線陣列編程連線陣列PIA連接在一起的,而對(duì)于可編程連線陣列連接在一起的,而對(duì)于可編程連線陣列PIA,這個(gè)全局總線包括所有的專用輸入、,這個(gè)全局總線包括所有的專用輸入、I/O引腳和宏單元引腳和宏單元的信號(hào)引線。的信號(hào)引線。 u對(duì)于每個(gè)邏輯陣列塊對(duì)于每個(gè)邏輯陣列塊LAB都有如下的輸入信號(hào):都有如下的輸入信號(hào)

51、: 1)來自通用邏輯輸入的)來自通用邏輯輸入的PIA的的36個(gè)信號(hào)。個(gè)信號(hào)。 2)用于寄存器輔助功能的全局控制信號(hào)。)用于寄存器輔助功能的全局控制信號(hào)。 3)用于)用于I/O引腳到寄存器的直接輸入通道。引腳到寄存器的直接輸入通道。712. 宏單元(宏單元(Macrocells) 宏單元(宏單元(Macrocell)是)是MAX7000S系列器件的具系列器件的具體邏輯單元,是由邏輯陣列、乘積項(xiàng)選擇矩陣和可體邏輯單元,是由邏輯陣列、乘積項(xiàng)選擇矩陣和可編程寄存器等三個(gè)功能塊構(gòu)成。其中邏輯陣列是實(shí)編程寄存器等三個(gè)功能塊構(gòu)成。其中邏輯陣列是實(shí)現(xiàn)組合邏輯的,每個(gè)邏輯陣列可以給每個(gè)宏單元提現(xiàn)組合邏輯的,每個(gè)

52、邏輯陣列可以給每個(gè)宏單元提供五個(gè)乘積項(xiàng);通過乘積項(xiàng)選擇矩陣分配這些乘積供五個(gè)乘積項(xiàng);通過乘積項(xiàng)選擇矩陣分配這些乘積項(xiàng)作為主要邏輯輸入(如作為或門和異或門邏輯輸項(xiàng)作為主要邏輯輸入(如作為或門和異或門邏輯輸入)以實(shí)現(xiàn)組合邏輯函數(shù)功能,或者是把這些乘積入)以實(shí)現(xiàn)組合邏輯函數(shù)功能,或者是把這些乘積項(xiàng)作為宏單元中的寄存器的輔助輸入(清零、置位、項(xiàng)作為宏單元中的寄存器的輔助輸入(清零、置位、時(shí)鐘和時(shí)鐘的使能)。時(shí)鐘和時(shí)鐘的使能)。72乘積項(xiàng)選擇矩陣共享邏輯擴(kuò)展項(xiàng)16個(gè)擴(kuò)展項(xiàng)乘積項(xiàng)36個(gè)PIA信號(hào)線邏輯陣列并聯(lián)邏輯擴(kuò)展項(xiàng)(來自其他宏單元)全局清除全局時(shí)鐘2清除選擇時(shí)鐘/使能選擇Ucc到PIA來自I/O引腳快

53、速輸入選擇可編程寄存器寄存器旁路到I/O控制塊DPRNCLRNENA MAX7000S系列器件的宏單元的結(jié)構(gòu)733. 擴(kuò)展乘積項(xiàng)擴(kuò)展乘積項(xiàng)EPT(Expander Product Terms) 在在MAX7000S結(jié)構(gòu)中有兩種擴(kuò)展乘積項(xiàng)結(jié)構(gòu)中有兩種擴(kuò)展乘積項(xiàng)EPT類類型,其一是共享擴(kuò)展乘積項(xiàng),其二是并聯(lián)擴(kuò)展乘積型,其一是共享擴(kuò)展乘積項(xiàng),其二是并聯(lián)擴(kuò)展乘積項(xiàng)。項(xiàng)。MAX7000S結(jié)構(gòu)允許利用共享擴(kuò)展乘積項(xiàng)或并結(jié)構(gòu)允許利用共享擴(kuò)展乘積項(xiàng)或并聯(lián)擴(kuò)展乘積項(xiàng)作為附加的乘積項(xiàng)直接送到同一邏輯聯(lián)擴(kuò)展乘積項(xiàng)作為附加的乘積項(xiàng)直接送到同一邏輯陣列塊的任一宏單元中,這樣就可以利用擴(kuò)展乘積陣列塊的任一宏單元中,這樣就

54、可以利用擴(kuò)展乘積項(xiàng)實(shí)現(xiàn)單個(gè)宏單元不能是完成的復(fù)雜函數(shù)。項(xiàng)實(shí)現(xiàn)單個(gè)宏單元不能是完成的復(fù)雜函數(shù)。74(1)共享擴(kuò)展項(xiàng)()共享擴(kuò)展項(xiàng)(Shareable Expanders) 共享擴(kuò)展項(xiàng)就是由每個(gè)宏單元提供一個(gè)未使用的共享擴(kuò)展項(xiàng)就是由每個(gè)宏單元提供一個(gè)未使用的乘積項(xiàng),并將它們反向后反饋到邏輯陣列塊中,每個(gè)邏乘積項(xiàng),并將它們反向后反饋到邏輯陣列塊中,每個(gè)邏輯陣列塊輯陣列塊LAB有有16個(gè)共享擴(kuò)展項(xiàng)。每個(gè)共享擴(kuò)展項(xiàng)都個(gè)共享擴(kuò)展項(xiàng)。每個(gè)共享擴(kuò)展項(xiàng)都可以被邏輯陣列塊可以被邏輯陣列塊LAB內(nèi)任何一個(gè)宏單元或全部宏單元內(nèi)任何一個(gè)宏單元或全部宏單元使用和共享,以便實(shí)現(xiàn)復(fù)雜的邏輯函數(shù)功能。圖使用和共享,以便實(shí)現(xiàn)復(fù)雜

55、的邏輯函數(shù)功能。圖2-8表表示出共享擴(kuò)展項(xiàng)是如何饋送到多個(gè)宏單元的。示出共享擴(kuò)展項(xiàng)是如何饋送到多個(gè)宏單元的。75乘積項(xiàng)選擇矩陣宏單元乘積項(xiàng)邏輯16個(gè)共享擴(kuò)展項(xiàng)36個(gè)PIA信號(hào)線宏單元乘積項(xiàng)邏輯 利用共享擴(kuò)展項(xiàng)實(shí)現(xiàn)多個(gè)宏單元之間的連接76 并聯(lián)擴(kuò)展項(xiàng)是指宏單元中沒有被使用的乘積項(xiàng),并聯(lián)擴(kuò)展項(xiàng)是指宏單元中沒有被使用的乘積項(xiàng),將這些乘積項(xiàng)分配到鄰近的宏單元去以實(shí)現(xiàn)復(fù)雜的將這些乘積項(xiàng)分配到鄰近的宏單元去以實(shí)現(xiàn)復(fù)雜的邏輯函數(shù)功能邏輯函數(shù)功能 。下圖表示并聯(lián)擴(kuò)展項(xiàng)是如何從鄰近。下圖表示并聯(lián)擴(kuò)展項(xiàng)是如何從鄰近的宏單元借用的。的宏單元借用的。(2)并聯(lián)擴(kuò)展項(xiàng)()并聯(lián)擴(kuò)展項(xiàng)(Parallel Expanders

56、)7716個(gè)共享擴(kuò)展項(xiàng)36個(gè)PIA信號(hào)線到下一個(gè)宏單元來自上一個(gè)宏單元PresetPresetClockClockClearClear宏單元乘積項(xiàng)邏輯乘積項(xiàng)選擇矩陣乘積項(xiàng)選擇矩陣宏單元乘積項(xiàng)邏輯 利用并聯(lián)擴(kuò)展項(xiàng)實(shí)現(xiàn)多個(gè)宏單元之間的連接78 通過可編程連線陣列通過可編程連線陣列PIA(Programmable Interconnect Array),可以把不同的邏輯陣列塊),可以把不同的邏輯陣列塊相互連接,以實(shí)現(xiàn)用戶所需要的邏輯功能。通過對(duì)相互連接,以實(shí)現(xiàn)用戶所需要的邏輯功能。通過對(duì)可編程連線陣列可編程連線陣列PIA合適編程,就可以把器件中的合適編程,就可以把器件中的任何信號(hào)連接到其目的地上。所

57、有的任何信號(hào)連接到其目的地上。所有的MAX7000S器器件的專用輸入、件的專用輸入、I/O引腳和宏單元輸出都是連接到可引腳和宏單元輸出都是連接到可編程連線陣列編程連線陣列PIA,而通過可編程連線陣列,而通過可編程連線陣列PIA能夠能夠有把這些信號(hào)送到整個(gè)器件內(nèi)的任何地方。只有每有把這些信號(hào)送到整個(gè)器件內(nèi)的任何地方。只有每個(gè)邏輯陣列塊需要的信號(hào)才布置從可編程連線陣列個(gè)邏輯陣列塊需要的信號(hào)才布置從可編程連線陣列PIA到邏輯陣列塊到邏輯陣列塊LAB的連線。的連線。 4. 可編程連線陣列可編程連線陣列PIA79到LABEEPROM單元PIA信號(hào) PIA連接到LAB的方式80 I/O控制塊控制塊IOC主

58、要是由三態(tài)門和使能控制電路主要是由三態(tài)門和使能控制電路構(gòu)成的,在每個(gè)邏輯陣列塊構(gòu)成的,在每個(gè)邏輯陣列塊LAB和和I/O引腳之間都有引腳之間都有一個(gè)一個(gè)I/O控制塊控制塊IOC。I/O控制塊控制塊IOC允許每個(gè)允許每個(gè)I/O引引腳被獨(dú)立配置為輸入、輸出或雙向工作方式。所有腳被獨(dú)立配置為輸入、輸出或雙向工作方式。所有I/O引腳都有一個(gè)三態(tài)緩沖器,它的使能端可以受到引腳都有一個(gè)三態(tài)緩沖器,它的使能端可以受到全局輸出使能信號(hào)的其中一個(gè)使能信號(hào)控制,或者全局輸出使能信號(hào)的其中一個(gè)使能信號(hào)控制,或者是直接連到地(是直接連到地(GND)或電源()或電源(VCC)上。)上。 MAX7000S系列器件的系列器件

59、的I/O控制塊如圖所示??刂茐K如圖所示。 5. I/O控制塊控制塊IOC(I/O Control Blocks)81VccGND開漏極輸出擺率控制來自宏單元快速輸入宏單元寄存器輸入到PIA連接到其他I/O引腳PIA6個(gè)全局輸出使能信號(hào) MAX7000S系列器件的I/O控制塊82 2.4 Xilinx 公司的公司的CPLD和和FPGA器器件件 2.4.1 性能特點(diǎn)性能特點(diǎn)1. 高速、高密度FPGA 50K 1M系統(tǒng)門;系統(tǒng)性能可達(dá) 200MHz;2. 多標(biāo)準(zhǔn) Select I/O接口 16 個(gè)高性能接口標(biāo)準(zhǔn)。3. 內(nèi)置時(shí)鐘管理電路 四個(gè)專用的延遲鎖相環(huán)(DLL)用于高級(jí)時(shí)鐘控制,四個(gè)初級(jí)低偏移全

60、局時(shí)鐘分配網(wǎng)絡(luò),24個(gè)二級(jí)全局網(wǎng)絡(luò)。834. 多層次存貯器系統(tǒng) 分布式的查找表(LUT)可配置為RAM; 集中式的塊RAM,每一塊RAM為4096位。5. 能平衡速度、密度的靈活結(jié)構(gòu) 高速算術(shù)用的專用進(jìn)位邏輯,專用乘法器支持,寬輸入函數(shù)的級(jí)聯(lián)鏈,有帶時(shí)鐘使能、雙同步或異步復(fù)位置位的豐富的寄存器、鎖存器、內(nèi)部三態(tài)總線等。7. 基于SRAM的在系統(tǒng)可配置 無限次可再編程特性,四種編程模式。842.4.2 Xilinx系列產(chǎn)品系列產(chǎn)品 Xilinx在1985年首次推出了FPGA,隨后不斷推出新的集成度更高、速度更快、價(jià)格更低、功耗更小的FPGA器件系列,同時(shí)也推出了具有獨(dú)特特點(diǎn)的CPLD器件系列。

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