上傳人：0***

認證信息

認證類型：個人認證

認證主體：吳**（實名認證）

IP屬地：湖北

IP屬地：湖北 上傳時間：2022-05-07 格式：PPT 頁數(shù)：110 大?。?.67MB 積分：30 舉報 版權申訴

1、一、本章提要：一、本章提要：1、介紹了、介紹了PLD的發(fā)展過程、的發(fā)展過程、PLD的種類及分類方法；的種類及分類方法；2、常用、常用FPGA和和CPLD的系列、品種、性能測試、標識；的系列、品種、性能測試、標識；3、介紹了、介紹了FPGA 和和CPLD開發(fā)應用中的選擇方法。開發(fā)應用中的選擇方法。第二章第二章 大規(guī)?？删幊踢壿嬈骷笠?guī)?？删幊踢壿嬈骷?二、教學重點及難點：二、教學重點及難點：了解了解CPLD和和FPGA的結構差異的結構差異三、學習要求：三、學習要求：1、掌握：、掌握： 如何區(qū)分選擇如何區(qū)分選擇CPLD和和FPGA；PLD 的種類及分類方法的種類及分類方法2、了解：、了解： PLD

2、的發(fā)展過程的發(fā)展過程23相關專業(yè)名詞相關專業(yè)名詞4 傳統(tǒng)數(shù)字系統(tǒng) 由固定功能標準集成電路74/54系列、4000、4500系列構成。設計無靈活性, 芯片種類多，數(shù)目大。 現(xiàn)代數(shù)字系統(tǒng) 僅由三種標準積木塊：微處理器、存貯器和 PLD構成。即 CPU+RAM+PLD模式。PLD的設計是其核心。可編程邏輯器件：可編程邏輯器件：PLD-PLD-Programmable Logic Devices 用戶構造邏輯功能。用戶構造邏輯功能。580年代初：Lattice公司推出GAL_Generic Array Logic (第二代）；2.1 2.1 可編程邏輯器件概述可編程邏輯器件概述一、一、PLDPLD的發(fā)

3、展進程的發(fā)展進程70年代初：PROM、 PLA_Programmable Logic Array （第一代）；70年代末：AMD 公司推出PAL_Programmable Array Logic690年代初： Lattice公司提出 ISP In System Programming，推出 ispLSI。80年代中： Xilinx公司推出 FPGA Field Programmable Gates Array； Altera公司推出EPLD Erasable Programmable Logic Device；近年 PLD的發(fā)展： 密度：單片已達1000萬系統(tǒng)門 速度：達420MHz以上 線寬

4、：已達 90 nm，屬甚深亞微米技術 （VDSMVery Deep Sub Micrometer）7 高集成度； 高速度； 高可靠； 在系統(tǒng)可編程。 PLD已占整個IC產值的40%以上。PLD的產量、集成度每年增加35%，成本降低40%。 二、二、PLDPLD產品的特點：產品的特點：8Altera 產品系列主要性能系 列 代表產品 配置單元 邏輯單元(FF) 最大用戶 I/O 速度等級/ns RAM/位 APEX20K EP20K1000E SRAM 42 240 780 4 540 k FLEX10K EPF10K10 SRAM 4992(5392) 406 4 24 576 FLEX800

5、0 EPF8050 SRAM 4032(4656) 360 3 MAX9000 EPM9560 EEPROM 560(772) 212 12 MAX7000 EPM7256 EEPROM 256 160 10 FLASHlogic EPX8160 SRAM/FLASH 160 172 10 20 480 MAX5000 EPM5192 EPROM 192 64 1 Classic EP1810 EPROM 48 48 20 9Altera公司千萬門級的FPGA (SOC): Stratix 10 Xilinx 產品系列主要性能系 列 代 表 產 品 可用門 宏單元 邏輯單元 (FF) 速度等級

6、/ns 驅動能力 /mA 最大用戶 I/O RAM /位 XC2000 XC2018L 1.0 k1.5 k 100 172 10 4 74 XC3000 XC3090 5.0 k6.0 k 320 928 6 4 144 XC3100 XC3195/A 6.5 k7.5 k 484 1320 0.9 8 176 XC4000 XC4063EX 62 k130 k 2304 5376 2 12 384 73 728 XC5200 XC5215 14 k18 k 484 1936 4 8 244 XC6200 XC6264 64 k100 k 16 384 16 384 8 512 262 k

7、XC8100 XC8109 8.1 k9.4 k 2688 1344 1 24 208 XC7200 XC7272A 2.0 k 72 126 15 8 72 XC7300 XC73144 3.8 k 144 234 7 24 156 XC9500 XC95288 6.4 k 288 288 10 24 180 11Xilinx公司千萬門級的FPGA (SOC): Virtex-II Pro12Lattice 產品系列主要性能系 列 代表產品 可用門 宏單元 邏輯單元 (FF) 速度等級/ns 最大用戶 I/O isPLSI1000/E isp148 8 k 192 288 5 108 isp

8、LSI2000/E/V/E isp2192 8 k 192 192 6 110 ispLSI3000 isp3448 20 k 320 672 12 224 ispLSI5000V isp5512V 24 k 512 384 10 384 ispLSI6000 isp6192* 25 k 192 416 15 159 ispLSI8000 isp8840 45 k 840 1152 8.5 312 13（1）產品系列代碼：如ALTERA公司的FLEX器件系列代碼為EPF。（2）品種代碼：如ALTERA公司的EPF10K，10K即是其品種代碼。（3）特征代碼：即集成度，CPLD產品一般以邏輯宏單

9、元數(shù)描述，而FPGA一般以有效邏輯門來描述。如ALTERA公司的EPF10K10中后一個10，代表典型產品集成度是10K。 （4）封裝代碼：如ALTERA公司的EPM7128SLC84中的LC，表示采用PCC封裝。CPLD/FPGA產品型號標識產品型號標識通常由以下幾個部分組成：14（5）參數(shù)說明：如ALTERA公司的EPM7128SLC84中的LC8415,84代表有84個引腳，15代表速度等級為15ns。（6）改進型描述：改進型號一般在原型號后用字母A、B、C表示，有些具有特定含義，如D表示低成本型、E表示增強型、L表示低功耗型、H表示高引腳型、X表示擴展型等。（7）適用的環(huán)境描述：C表示

10、商用級（0C85 C），I表示工業(yè)級（ 40C100C ），M表示軍工級（ 55C125 C）。15 例：例： Xilinx器件的標識方法是：器件型號+封裝形式+封裝引腳數(shù)+速度等級+環(huán)境溫度。如 XC3164 PC 84-4 C 的含義如下： 第1項：XC3164表示器件型號。 第2項：PC表示器件的封裝形式，主要:PLCC (Plastic Leaded Chip Carrier，塑料方形扁平封裝)PQFP (Plastic Quad Flat Pack，塑料四方扁平封裝)TQFP (Thin Quad Flat Pack，四方薄扁形封裝)RQFP (Power Quad Flat Pac

11、k,大功率四方扁平封裝)BGA (Bal Grid Array(Package)，球形網狀陣列(封裝)PGA (Ceramic Pin Grid Array(Package)，陶瓷網狀直插陣列(封裝)等形式。16 第3項：84表示封裝引腳數(shù)。一般有44、68、84、100、144、160、208、240等數(shù)種，常用的器件封裝引腳數(shù)有44、68、84、100、144、160等，最大的達596個引腳。而最大用戶I/O是指相應器件中用戶可利用的最大輸入/輸出引腳數(shù)目，它與器件的封裝引腳不一定相同。 第4項：- 4表示速度等級。速度等級有兩種表示方法。在較早的產品中，用觸發(fā)器的反轉速率來表示，單位為M

12、Hz，一般分為-50、-70、-100、-125和-150；在較后的產品中用一個CLB的延時來表示，單位為ns，一般可分為-10、-8、- 6、-5、- 4、-3、-2、- 09。 第5項： C表示環(huán)境溫度范圍。其中又有C商用級(085)、I工業(yè)級(- 40100)和M軍用級(-55125)。172022-5-7181、 從互連延時入手解決系統(tǒng)速度問題 門延時：幾百 ns 不足 2 ns 互連延時：相對門延時越來越大 線寬互連延時占系統(tǒng)延時比例0.6um30%0.5um50%0.35um70%三、近年三、近年 PLDPLD的發(fā)展熱點的發(fā)展熱點 19 1）ISP： 是指對器件、電路板、整個電子系

13、統(tǒng)進 行邏輯重構和修改功能的能力。這種重構可 以在制造之前、制造過程中、甚至在交付用 戶使用之后進行。 傳統(tǒng) PLD：先編程后裝配； ISP PLD：可先編程后裝配，也可先裝配后 編程。2、 在系統(tǒng)可編程技術（ISP）20設計設計修改方便，產品面市速度快，減少原材料成本，提高器件及板級的可測試性。制造減少制造成本，免去單獨編程工序，免去重做印刷電路板的工作，大量減少庫存，減少預處理成本，提高系統(tǒng)質量及可靠性。現(xiàn)場服務/支持提供現(xiàn)場系統(tǒng)重構或現(xiàn)場系統(tǒng)用戶化的可能，提供遙控現(xiàn)場升級及維護的可能2）ISP技術的優(yōu)越性21非ISP工藝流程 從倉庫提取器件進半成品庫對器件編程貼標簽提取特定器件焊接電路板

14、電路板測試編程及電路板測試焊接電路板從倉庫提取器件3）ISP技術簡化生產流程比較：ISP技術對縮短生產周期，加快產品上市極為重要。ISP工藝流程22 現(xiàn)配置時間為幾十-幾百ms 實時重配問題 配置時間的極大縮短： 硬件軟硬件資源4）ISP的進一步發(fā)展：23 PLD的生產廠家眾多，產品名稱各異，分 類方法多樣。 常見的PLD產品：PROM、EPROM、 EEPROM、 PLA、FPLA、PAL、GAL、CPLD、 EPLD、 EEPLD、HDPLD、FPGA、pLSI、 ispLSI、 ispGAL、ispGDS等。四、四、PLDPLD的種類及分類方法的種類及分類方法241 1、根據器件密度分為

15、：、根據器件密度分為：低密度可編程邏輯低密度可編程邏輯器件器件( (LDPLD) )高密度可編程邏輯高密度可編程邏輯器件器件( (HDPLD) )可編程邏輯器件可編程邏輯器件(PLD)PROMPLAPALGALEPLDCPLDFPGA25可編程邏輯器件從集成密度上可分為低密度可編程邏輯器件LDPLD和高密度可編程邏輯器件HDPLD兩類。LDPLD 通常是指早期發(fā)展起來的、集成密度小于700門/片左右的PLD如ROM、PLA、PAL和GAL等。HDPLD包括可擦除可編程邏輯器件EPLD（Erasable Programmable Logic Device）、復雜可編程邏輯器件CPLD（Compl

16、ex PLD）和FPGA三種，其集成密度大于700門/片。如Altera公司的EPM9560，其密度為12000門/片，Lattice公司的pLSI/ispLSI3320為14000門/片等。目前集成度最高的HDPLD可達25萬門/片以上。 26 FPGA（Field Programmable Gates Array） CPLD（Complex Programmable Logic Device） FPGA：內部互連結構由多種長度不同的連線資 源組成，每次布線的延遲可不同，屬統(tǒng) 計型結構。邏輯單元主體為由靜態(tài)存儲 器（SRAM）構成的函數(shù)發(fā)生器，即查找 表。通過查找表可實現(xiàn)邏輯函數(shù)功能。 采用

17、SRAM工藝。2 2、根據器件互連結構、邏輯單元結構分為、根據器件互連結構、邏輯單元結構分為：27 CPLD：內部互連結構由固定長度的連線資 源組成，布線的延遲確定，屬確定型結構。邏 輯單元主要由“與或陣列”構成。該結構來自于 典型的PAL、GAL器件的結構。采用EEPROM工藝。 任意一個組合邏輯都可以用“與或”表達 式來描述，所以該“與或陣列”結構能實現(xiàn)大 量的組合邏輯功能。28CPLDCPLD和和FPGAFPGA的主要區(qū)別：的主要區(qū)別：1）結構上的不同2）集成度的不同 CPLD：500 - 50000門； FPGA：1K 100 M 門 3）應用范圍的不同 CPLD邏輯能力強而寄存器少（

18、1K左右）， 適用于控制密集型系統(tǒng)；FPGA邏輯能力較弱但 寄存器多（100多K），適于數(shù)據密集型系統(tǒng)。4）使用方法的不同 29一次性編程：PROM、PAL重復可編程：紫外線擦除：數(shù)十次； E2CMOS工藝：上千次； SRAM結構：上萬次3、從可編程特性分為4、從編程工藝分為熔絲型開關；可編程低阻電路元件；EPROM；EEPROM；SRAM；3031性能CPLDFPGA集成規(guī)模小(最大數(shù)萬)大(最大數(shù)萬)單位粒度大(PAL 結構)小(PROM 結構)互聯(lián)方式集總總線分段總線、長線、專用互聯(lián)編程工藝EPROM、E2PROM、FlashSRAM編程類型ROMRAM型須與存儲器連用信息 固定可實時重

19、構觸發(fā)器數(shù)少 多單元功能強弱速度高低功耗高低加密性能可加密不可加密適用場合邏輯系統(tǒng)數(shù)據型系統(tǒng)FPGAFPGA和和CPLDCPLD的結構、性能對照表的結構、性能對照表 五、五、 簡單簡單PLD的基本結構的基本結構 數(shù)字電路系統(tǒng)包含有兩類數(shù)字電路：數(shù)字電路系統(tǒng)包含有兩類數(shù)字電路： 一類是組合邏輯電路一類是組合邏輯電路: 其特點是任一時刻的輸出信號狀態(tài)僅取決于當其特點是任一時刻的輸出信號狀態(tài)僅取決于當前的輸入信號狀態(tài)；前的輸入信號狀態(tài)； 另一類是時序電路另一類是時序電路: 它由組合邏輯電路和存儲邏輯電路兩部分組成。它由組合邏輯電路和存儲邏輯電路兩部分組成。 其特點是任一時刻的輸出信號狀態(tài)不僅取決于當

20、時其特點是任一時刻的輸出信號狀態(tài)不僅取決于當時的輸入信號狀態(tài)，而且還取決于電路原來的信號狀的輸入信號狀態(tài)，而且還取決于電路原來的信號狀態(tài)。態(tài)。 32 在數(shù)字系統(tǒng)中，根據布爾代數(shù)的知識，可在數(shù)字系統(tǒng)中，根據布爾代數(shù)的知識，可知任何組合邏輯函數(shù)都可以用與或表達形式知任何組合邏輯函數(shù)都可以用與或表達形式描述，也即可用描述，也即可用“與門與門-或門或門”兩種基本門電兩種基本門電路實現(xiàn)任何組合邏輯電路，而任何時序邏輯路實現(xiàn)任何組合邏輯電路，而任何時序邏輯電路又都是由組合邏輯電路加上存儲元件電路又都是由組合邏輯電路加上存儲元件（觸發(fā)器）構成的。（觸發(fā)器）構成的。 33可編程電路結構可編程電路結構 由輸入處

21、理電路、與陣列、或陣列、輸出處理電路等四種功由輸入處理電路、與陣列、或陣列、輸出處理電路等四種功能部分組成，其基本結構如圖所示。能部分組成，其基本結構如圖所示。 輸入處理電路輸出處理電路與陣列或陣列 簡單PLD的基本結構輸入輸出34 與陣列和或陣列與陣列和或陣列 是電路的主體，其功能主要是用來實現(xiàn)組合邏輯函數(shù)。是電路的主體，其功能主要是用來實現(xiàn)組合邏輯函數(shù)。 輸入處理電路輸入處理電路 是由輸入緩沖器組成，其功能主要是使輸入信號具有足是由輸入緩沖器組成，其功能主要是使輸入信號具有足夠的驅動能力并產生輸入變量的原變量以及反變量兩個互補夠的驅動能力并產生輸入變量的原變量以及反變量兩個互補的信號。的信

22、號。 輸出處理電路輸出處理電路 主要是由三態(tài)門寄存器組成，其功能主要是提供不同的輸主要是由三態(tài)門寄存器組成，其功能主要是提供不同的輸出方式，可以由或陣列直接輸出（組合方式），也可以通過出方式，可以由或陣列直接輸出（組合方式），也可以通過寄存器輸出（時序方式）。寄存器輸出（時序方式）。 可編程電路結構可編程電路結構35（a）（b）（c） PLD陣列線連接表示和邏輯圖形符號AAA（d）ABCDY=ACD（e）（f）ABCDY=A+B+D十字交叉線表示兩條線未連接 交叉線的交叉點處打上黒實點 在交叉線的交叉點上打叉，表示該點是個可編程點 是互補輸出的緩沖器 多輸入端與門 多輸入端或門 36 在在PR

23、OM中，與門陣列固定，或門陣列可編程，中，與門陣列固定，或門陣列可編程， PROM只能實現(xiàn)組合邏輯電路；在組合邏輯函數(shù)的輸入變量增多時，只能實現(xiàn)組合邏輯電路；在組合邏輯函數(shù)的輸入變量增多時，PROM的存儲單元利用率比較低；的存儲單元利用率比較低；PROM的與陣列采用的是的與陣列采用的是全譯碼，產生了全部最小項；全譯碼，產生了全部最小項；PROM是采用熔絲工藝，只可是采用熔絲工藝，只可一次性編程使用。一次性編程使用。 PROM陣列結構A0A1A3Y0Y1Y237 可編程邏輯陣列可編程邏輯陣列PLA是對是對PROM進行改進而產生的。在進行改進而產生的。在PLA中，與門陣列和或門陣列都是可編程，其陣

24、列結構如圖中，與門陣列和或門陣列都是可編程，其陣列結構如圖所示。雖然所示。雖然PLA的存儲單元利用率相對較高，但是其與陣列的存儲單元利用率相對較高，但是其與陣列和或陣列都是可編程，造成軟件算法復雜，運行速度大幅下和或陣列都是可編程，造成軟件算法復雜，運行速度大幅下降；并且該器件依然是采用熔絲工藝，只可一次性編程使用。降；并且該器件依然是采用熔絲工藝，只可一次性編程使用。 PLA陣列結構A0A1A3Y0Y1Y238 在在PAL中與門陣列是可編程的，而或陣列是固定的，其中與門陣列是可編程的，而或陣列是固定的，其陣列結構如圖所示。雖陣列結構如圖所示。雖PAL具有多種輸出和反饋結構，為邏具有多種輸出和

25、反饋結構，為邏輯設計提供一定的靈活性，但是不同的輯設計提供一定的靈活性，但是不同的PAL器件具有獨立的、器件具有獨立的、單一性的輸出結構，從而造成單一性的輸出結構，從而造成 PAL器件的通用性比較差；器件的通用性比較差；此外，此外，PAL器件仍采用熔絲工藝，只可一次性編程使用。器件仍采用熔絲工藝，只可一次性編程使用。 PAL陣列結構A0A1A3Y0Y1Y2392.2 Lattice系列產品系列產品 Lattice是最早推出基于EECMOS技術的高密度可編程器件的公司。20世紀90年代，Lattice首先發(fā)明了ISP下載方式，并將ISP技術和EECMOS技術相結合，從而實現(xiàn)了可編程用戶能夠在無需

26、從系統(tǒng)板上拔下芯片會從系統(tǒng)中取出電路板的的情況下，通過改變芯片的邏輯內容即可改變整個電子系統(tǒng)的功能，該技術極大促進CPLD的應用領域。 40 Lattice的可編程器器件產品有多個系列，主要是分的可編程器器件產品有多個系列，主要是分成兩類，成兩類， 屬于屬于CPLD器件系列器件系列主要有主要有ispLSI、ispMACH、MACHXO等系列；等系列； 屬于屬于FPGA器件系列器件系列主要有主要有LatticeECECP、LatticeECP2、LatticeECP2M、LatticeXP等系列。等系列。 目前，目前，Lattice主流的主流的CPLD產品主要是產品主要是ispMACH4000系

27、列和系列和MACHXO系列，而系列，而Lattice主主流的流的FPGA產品主要是產品主要是LatticeECECP系列。系列。41 1. ispLSI系列系列CPLD器件器件 ispLSI系列系列CPLD器件器件Lattice公司的最早推出的大規(guī)?？晒镜淖钤缤瞥龅拇笠?guī)模可編程邏輯器件，該系列器件主要分成四個子系列：編程邏輯器件，該系列器件主要分成四個子系列：ispLSI1000系列、系列、ispLSI2000系列、系列、ispLSI3000系列和系列和ispLSI6000系列，他們基本結構和功能相似，但每種系列系列，他們基本結構和功能相似，但每種系列產品應用場合不同。產品應用場合不同。 1

28、）ispLSI1000系列：該系列是最基本的可編程器件，：該系列是最基本的可編程器件，其集成度在其集成度在20008000門之間；引腳到引腳（門之間；引腳到引腳（pin to pin）延遲時間在延遲時間在7.5ns15ns之間；系統(tǒng)工作頻率范圍是之間；系統(tǒng)工作頻率范圍是80MHz125MHz。ispLSI1000系列器件可以在高速率下完系列器件可以在高速率下完成控制、成控制、LANS、譯碼和總線管理等。、譯碼和總線管理等。42 2）ispLSI2000系列：該系列器件為高性能可編該系列器件為高性能可編程器件，其集成度在程器件，其集成度在10006000門之間；引門之間；引腳到引腳（腳到引腳（p

29、in to pin）延遲時間在）延遲時間在0ns10ns之間；系統(tǒng)工作頻率范圍是之間；系統(tǒng)工作頻率范圍是100MHz180MHz。ispLSI2000系列器件具系列器件具有更多的有更多的I/O接口，可以用于計數(shù)器、計時器接口，可以用于計數(shù)器、計時器以及作為微處理器高速以及作為微處理器高速RISC/CISC的定時接的定時接口等?？诘?。433）ispLSI3000系列：該系列器件是高性能和高密度該系列器件是高性能和高密度相結合的可編程器件，其集成度在相結合的可編程器件，其集成度在800014000門門之間；引腳到引腳（之間；引腳到引腳（pin to pin）延遲時間在）延遲時間在7.5ns15ns

30、之間；系統(tǒng)工作頻率范圍是之間；系統(tǒng)工作頻率范圍是77MHz125MHz。ispLSI3000系列針對可編程器系列針對可編程器件更高密度的設計進行了優(yōu)化，內部嵌入了完整的件更高密度的設計進行了優(yōu)化，內部嵌入了完整的系統(tǒng)邏輯、系統(tǒng)邏輯、DSP功能邏輯、壓縮邏輯和全編碼邏輯功能邏輯、壓縮邏輯和全編碼邏輯等功能，等功能， 因此，該系列器件能夠實現(xiàn)非常復雜的邏輯功因此，該系列器件能夠實現(xiàn)非常復雜的邏輯功能。該系列器件主要應用于數(shù)字信號處理、圖形處能。該系列器件主要應用于數(shù)字信號處理、圖形處理、數(shù)據壓縮以及數(shù)據加密、解密等。理、數(shù)據壓縮以及數(shù)據加密、解密等。44 4）ispLSI6000系列：該系列器件是

31、內部帶有內存該系列器件是內部帶有內存的更高集成密度和性能的可編程器件，其集成度高的更高集成密度和性能的可編程器件，其集成度高達達25000門；引腳到引腳（門；引腳到引腳（pin to pin）延遲時間是）延遲時間是15ns；系統(tǒng)工作頻率是；系統(tǒng)工作頻率是77MHz。ispLSI3000系列系列器件將器件將“預設計的預設計的”具有高性能、復雜存儲功能與具有高性能、復雜存儲功能與邏輯功能和可編程邏輯單元集成在一起，邏輯功能和可編程邏輯單元集成在一起， 從而，是實現(xiàn)了功能更強大的可編程邏輯器件。從而，是實現(xiàn)了功能更強大的可編程邏輯器件。該系列器件主要應用于電訊、數(shù)據通信、數(shù)據處理該系列器件主要應用于

32、電訊、數(shù)據通信、數(shù)據處理等復雜的場合。等復雜的場合。45 2. ispMACH4000系列系列CPLD器件器件 ispMACH4000系列CPLD器件是在Lattice公司收購Vantis公司之后推出的可編程CPLD器件, 該系列器件主要分成三個子系列：ispMACH4000V系列、ispMACH4000B系列和ispMACH4000C系列。ispMACH4000系列CPLD器件支持多種電壓I/O接口，1.8v/2.5v/3.3v；具有可編程的上拉或者總線保持輸入、IEEE 1532在系統(tǒng)可編程（ISPTM）、可編程的輸出擺率；同時還具有IEEE 1149.1邊界掃描測試功能以及3.3v PC

33、I兼容和用于LVCMOS 3.3接口的兼容5v的I/O等特性。ispMACH4000系列既有具有SuperFAST性能，又能提供最低的功耗，其引腳至引腳之間的傳輸延遲為2.5ns，可達到400MHz的系統(tǒng)性能。46 3LatticeECECP系列系列FPGA器件器件 LatticeECECP系列FPGA器件的功能結構是優(yōu)化的，非常適用于對成本控制要求較高的應用領域，如消費品、汽車、醫(yī)療、工業(yè)、網絡和計算機等。LatticeECECP系列具有靈活的sysIO緩沖器和sysCLOCK，支持LVCMOS、LVTTL、PCI、LVDS、SSTL和HSTL；具有專用的sysDDR電路，可簡化了DDR存儲

34、器接口的實現(xiàn)；具有多種低成本的配置選項，支持工業(yè)標準SPI接口配置和其它常規(guī)協(xié)議，如并行、串行和JTAG等。在LatticeECP系列產品中還嵌入了具有高性能的乘法、加法、減法和累加功能的DSP模塊。47有關 ISP的概念：ISP_In System Programmable Lattice 公司現(xiàn)場可編程（FPGA） Xilinx 公司ICR_In Circuit Reconfigure Altera 公司(配置器件模式、PS、PPS、PPA、PSA、JTAG)4810芯下載口芯下載口接口各引腳信號名稱接口各引腳信號名稱Byteblaster(MV)下載電纜與下載電纜與Altera器件的接口

35、器件的接口492.3 Altera系列產品系列產品 Altera是著名的是著名的PLD生產商之一，生產商之一，Altera的的PLD具具有高性能、高集成度和高性價比的優(yōu)點，并且該公司還有高性能、高集成度和高性價比的優(yōu)點，并且該公司還提供功能全面的可編程器件開發(fā)工具和豐富的提供功能全面的可編程器件開發(fā)工具和豐富的IP核、宏核、宏功能庫等等，因此功能庫等等，因此Altera多年來一直占據著行業(yè)領先地多年來一直占據著行業(yè)領先地位。位。 Altera的的PLD產品包括產品包括Classic系列、系列、MAX（Multiple Array Matrix）系列、）系列、FLEX（Flexible Logi

36、c Element Matrix）系列、）系列、APEX（Advanced Logic Element Matrix）系列、系列、ACEX 系列、系列、APEX系列、系列、Cyclone 系列、系列、Stratix系列、系列、MAX系列、系列、Cyclone 系列以及系列以及Stratix系列等等。系列等等。 50 一、一、目前，目前，Altera主流的主流的CPLD產品主要是產品主要是MAX系列，而系列，而Altera主流的主流的FPGA產品主要分產品主要分成兩類：一類是側重于低成本應用，容量中等，成兩類：一類是側重于低成本應用，容量中等，性能可以滿足一般的邏輯設計要求，如性能可以滿足一般的

37、邏輯設計要求，如Cyclone，CycloneII；另一類是側重于高性能應用，容量；另一類是側重于高性能應用，容量大，性能能滿足各類高端應用，如大，性能能滿足各類高端應用，如Startix，StratixII等。等。511. MAX系列系列CPLD器件器件 MAX系列CPLD器件適合于通用的、低密度邏輯的應用環(huán)境。MAX II系列CPLD器件是所有CPLD系列產品中成本最低、功耗最小和密度最高的器件。 52 該系列器件主要特性是：該系列器件主要特性是： 采用了LUT結構，內含F(xiàn)lash，可以實現(xiàn)自動配置；多種電壓的I/O接口，可以支持的電壓為3.3v/2.5v/1.8v，并且I/O接口PCI兼

38、容；支持內部時鐘頻率高達300MHz，內置用戶非易失性Flash存儲器塊，通過取代分立式非易失性存儲器件以減少芯片數(shù)量；器件在工作狀態(tài)時能夠下載第二個設計，可降低遠程現(xiàn)場升級的成本；具有靈活的多電壓MultiVolt內核，片內電壓調整器支持3.3v、2.5v或1.8v多類型電源輸入；該系列器件還能夠訪問JTAG狀態(tài)機，在邏輯中例化用戶功能，可提高單板上不兼容JTAG協(xié)議的Flash器件的配置效率。532. Cyclone系列系列FPGA器件器件 Cyclone系列FPGA器件適合于低成本、中等密度邏輯的應用環(huán)境。該系列器件在300mm晶圓的基礎上，采用TSMC90nm低電介工藝技術，從而保證了

39、器件快速和低成本特性。 54 該系列器件主要特性是該系列器件主要特性是： 能夠提供多達能夠提供多達68416個邏輯單元和個邏輯單元和1.1Mb的嵌的嵌入式處理器，并能夠提供最多入式處理器，并能夠提供最多150個個1818比特乘比特乘法器，因此，該系列器件能夠實現(xiàn)復雜的邏輯應法器，因此，該系列器件能夠實現(xiàn)復雜的邏輯應用；提供高級外部存儲器接口支持，允許開發(fā)人用；提供高級外部存儲器接口支持，允許開發(fā)人員集成外部單倍數(shù)據速率（員集成外部單倍數(shù)據速率（SDR）、雙倍數(shù)據速）、雙倍數(shù)據速率（率（DDR、DDR2、SDRAM）器件以及第二代四）器件以及第二代四倍數(shù)據速率（倍數(shù)據速率（QDR、SRAM）器件

40、，數(shù)據速率）器件，數(shù)據速率最高可達最高可達668Mbps；55 支持各種單端支持各種單端I/O 標準，如當前系統(tǒng)中常用的標準，如當前系統(tǒng)中常用的LVTTL、LVCMOS、SSTL、HSTL、PCI和和PCI-X標準；支持串標準；支持串行總線和網絡接口（如行總線和網絡接口（如 PCI 和和 PCI-X），快速訪問外），快速訪問外部存儲器件，同時還支持大量通訊協(xié)議，包括以太網協(xié)部存儲器件，同時還支持大量通訊協(xié)議，包括以太網協(xié)議和通用接口；支持最多達四個可編程鎖相環(huán)（議和通用接口；支持最多達四個可編程鎖相環(huán)（PLL）和最多和最多16個全局時鐘線，提供強大的時鐘管理和頻率合個全局時鐘線，提供強大的時鐘

41、管理和頻率合成能力，使系統(tǒng)性能最大化，這些成能力，使系統(tǒng)性能最大化，這些PLL提供的高級特性提供的高級特性包括頻率合成、可編程占空比、外部時鐘輸出、可編程包括頻率合成、可編程占空比、外部時鐘輸出、可編程帶寬、輸入時鐘擴頻、鎖定探測以及支持差分輸入輸出帶寬、輸入時鐘擴頻、鎖定探測以及支持差分輸入輸出時鐘信號；支持驅動阻抗匹配和片內串行終端匹配，片時鐘信號；支持驅動阻抗匹配和片內串行終端匹配，片內匹配消除了對外部電阻的需求，提高了信號完整性，內匹配消除了對外部電阻的需求，提高了信號完整性，簡化電路板設計，簡化電路板設計，Cyclone II FPGA通過外部電阻還可通過外部電阻還可支持并行匹配和差

42、分匹配。支持并行匹配和差分匹配。563. Stratix系列系列FPGA器件器件 Stratix系列系列FPGA器件適合于高性能、容量器件適合于高性能、容量大等各種高端產品設計應用。該系列器件采用大等各種高端產品設計應用。該系列器件采用TSMC90nm低絕緣工藝技術，在低絕緣工藝技術，在300mm晶圓片上晶圓片上制造的，具有制造的，具有152個接收機和個接收機和156個發(fā)送機通道，個發(fā)送機通道， 支持高達支持高達1Gbps數(shù)據傳送速率的源同步信號；具有數(shù)據傳送速率的源同步信號；具有嵌入嵌入DPA電路，消除了使用源同步信號技術長距離電路，消除了使用源同步信號技術長距離傳送信號時由偏移引發(fā)的相位對

43、齊問題從而簡化了傳送信號時由偏移引發(fā)的相位對齊問題從而簡化了印刷電路板（印刷電路板（PCB）布局；支持高達）布局；支持高達1Gbps的高速的高速差分差分I/O信號、多種高速接口標準（信號、多種高速接口標準（SPI-4.2、SFI-4、10G以太網以太網XSBI、HyperTransport、RapidIO、NPSI以及以及UTOPIA IV）。）。57 4、 MAX系列：系列： 多陣列矩陣（Multiple Array Matrix） 內部結構： 可編程的“與”陣列和固定 “或”陣列實現(xiàn)邏輯功能； 采用EPROM工藝(Classic、 MAX5000)，或EEPROM工藝 （MAX7000、M

44、AX9000）； 屬CPLD。MAXMAX9000MAX7000MAX5000Classic58 5、FLEX系列： 靈活邏輯單元陣列 （Flexible Logic Element Matrix） 內部結構： 使用查找表（Look Up Table _LUT）結構來實現(xiàn)邏輯功 能；采用SRAM工藝；屬 FPGA。 FLEX10K首次采用嵌入式陣列 （EAB_Embedded Array Block ） APEX20K融合查找表、乘積項、 嵌入式陣列和存貯器于一體。FLEXAPEX IIAPEX20KFLEX10KFLEX8000FLEX600059 Altera 器件結構 器件系列邏輯單元結

45、構連線結構工藝APEX20K查找表連續(xù)SRAMFLEX10K查找表連續(xù)SRAMFLEX8000查找表連續(xù)SRAMFLEX6000查找表連續(xù)SRAMMAX9000乘積項連續(xù)EEPROMMAX7000乘積項連續(xù)EEPROMMAX5000乘積項連續(xù)EPROMClassic乘積項連續(xù)EPROM60 Altera 器件的用戶I/0引腳和可用門 器件系列用戶I/O引腳可用門APEX20K997801000001000000FLEX10K13557010000250000FLEX800078208250050000FLEX6000812181600024000MAX9000159216600012000MA

46、X7000362126005000MAX500028100600375Classic226830090061 Altera 器件系列引腳數(shù)的發(fā)展趨勢62 Altera 器件系列系統(tǒng)可用門數(shù)的發(fā)展趨勢 63二、二、Altera FLEX 10K Altera FLEX 10K 系列器件系列器件 1 1、性能特點、性能特點 1）工業(yè)界第一種嵌入式可編程邏輯器件系列： 嵌入式陣列（EAB_Embedded Array Block，2048位/每個EAB） 邏輯陣列（LAB_Logic Array Block） 2）高密度 最大250000門/片，40960位內部RAM （20個EAB），可實現(xiàn)單片集

47、成 643）系統(tǒng)級特點： 多電壓I/O接口、 低功耗（SRAM工藝） JTAG(Joint Test Action Group) BST(Boundary Scan Test) ICR(In Circuit Reconfiguration), 在電路可重構。 時鐘鎖定(Clock Lock)電路： 減小時鐘延遲和偏移 時鐘自舉(Clock Boost)電路： 時鐘倍頻低變形，時鐘樹形分配網絡654）靈活的內部連接 快速通道（Fast Track）： 連續(xù)式布線結構 特點：延遲可預測 專用進位鏈： 高速加法器、 計數(shù)器、 比較器 專用級聯(lián)鏈： 實現(xiàn)高速、多輸入邏輯函數(shù)。665）增強功能的 I/O

48、引腳 I/O腳三態(tài)輸出使能控制 I/O腳漏極開路選擇 （Open-Drain Option) 輸出電壓擺率控制： 高速、或低噪聲6）多種封裝形式，多種器件類型 84 - 672引腳，相同封裝引腳兼容67實際器件外觀：68三、三、MAX7000S系列器件結構系列器件結構 主要包含五個主要部分：主要包含五個主要部分： 邏輯陣列塊邏輯陣列塊LAB（Logic Array Blocks）、）、 宏單元（宏單元（Macrocells），）， 擴展乘積項擴展乘積項EPT（Expander Product Term）、）、 可編程連線陣列可編程連線陣列PIA（Programmable Interconnec

49、t Array） I/O控制塊控制塊IOC（I/O Control Blocks），）， 69INPUT/GCLK1INPUT/OE2/GCLKnINPUT/OE1616個I/O引腳616個I/O引腳616個I/O引腳宏單元116宏單元3348宏單元1732宏單元4964616個I/O引腳I/O控制塊I/O控制塊I/O控制塊I/O控制塊616616616616616616616616166166166166161616163636363666666個輸出使能6個輸出使能PIAINPUT/GCLKnLAB MAX7000S系列器件的內部結構701邏輯陣列塊邏輯陣列塊LAB（Logic Array

50、 Blocks） MAX7000S結構主要是有多個相互關聯(lián)的邏輯陣列塊結構主要是有多個相互關聯(lián)的邏輯陣列塊LAB構構成的，每個邏輯陣列塊成的，每個邏輯陣列塊LAB都是由都是由16個宏單元個宏單元（Macrocells）陣列構成。多個邏輯陣列塊）陣列構成。多個邏輯陣列塊LAB是通過可是通過可編程連線陣列編程連線陣列PIA連接在一起的，而對于可編程連線陣列連接在一起的，而對于可編程連線陣列PIA，這個全局總線包括所有的專用輸入、，這個全局總線包括所有的專用輸入、I/O引腳和宏單元引腳和宏單元的信號引線。的信號引線。 u對于每個邏輯陣列塊對于每個邏輯陣列塊LAB都有如下的輸入信號：都有如下的輸入信號

51、： 1）來自通用邏輯輸入的）來自通用邏輯輸入的PIA的的36個信號。個信號。 2）用于寄存器輔助功能的全局控制信號。）用于寄存器輔助功能的全局控制信號。 3）用于）用于I/O引腳到寄存器的直接輸入通道。引腳到寄存器的直接輸入通道。712. 宏單元（宏單元（Macrocells） 宏單元（宏單元（Macrocell）是）是MAX7000S系列器件的具系列器件的具體邏輯單元，是由邏輯陣列、乘積項選擇矩陣和可體邏輯單元，是由邏輯陣列、乘積項選擇矩陣和可編程寄存器等三個功能塊構成。其中邏輯陣列是實編程寄存器等三個功能塊構成。其中邏輯陣列是實現(xiàn)組合邏輯的，每個邏輯陣列可以給每個宏單元提現(xiàn)組合邏輯的，每個

52、邏輯陣列可以給每個宏單元提供五個乘積項；通過乘積項選擇矩陣分配這些乘積供五個乘積項；通過乘積項選擇矩陣分配這些乘積項作為主要邏輯輸入（如作為或門和異或門邏輯輸項作為主要邏輯輸入（如作為或門和異或門邏輯輸入）以實現(xiàn)組合邏輯函數(shù)功能，或者是把這些乘積入）以實現(xiàn)組合邏輯函數(shù)功能，或者是把這些乘積項作為宏單元中的寄存器的輔助輸入（清零、置位、項作為宏單元中的寄存器的輔助輸入（清零、置位、時鐘和時鐘的使能）。時鐘和時鐘的使能）。72乘積項選擇矩陣共享邏輯擴展項16個擴展項乘積項36個PIA信號線邏輯陣列并聯(lián)邏輯擴展項（來自其他宏單元）全局清除全局時鐘2清除選擇時鐘/使能選擇Ucc到PIA來自I/O引腳快

53、速輸入選擇可編程寄存器寄存器旁路到I/O控制塊DPRNCLRNENA MAX7000S系列器件的宏單元的結構733. 擴展乘積項擴展乘積項EPT（Expander Product Terms） 在在MAX7000S結構中有兩種擴展乘積項結構中有兩種擴展乘積項EPT類類型，其一是共享擴展乘積項，其二是并聯(lián)擴展乘積型，其一是共享擴展乘積項，其二是并聯(lián)擴展乘積項。項。MAX7000S結構允許利用共享擴展乘積項或并結構允許利用共享擴展乘積項或并聯(lián)擴展乘積項作為附加的乘積項直接送到同一邏輯聯(lián)擴展乘積項作為附加的乘積項直接送到同一邏輯陣列塊的任一宏單元中，這樣就可以利用擴展乘積陣列塊的任一宏單元中，這樣就

54、可以利用擴展乘積項實現(xiàn)單個宏單元不能是完成的復雜函數(shù)。項實現(xiàn)單個宏單元不能是完成的復雜函數(shù)。74（1）共享擴展項（）共享擴展項（Shareable Expanders） 共享擴展項就是由每個宏單元提供一個未使用的共享擴展項就是由每個宏單元提供一個未使用的乘積項，并將它們反向后反饋到邏輯陣列塊中，每個邏乘積項，并將它們反向后反饋到邏輯陣列塊中，每個邏輯陣列塊輯陣列塊LAB有有16個共享擴展項。每個共享擴展項都個共享擴展項。每個共享擴展項都可以被邏輯陣列塊可以被邏輯陣列塊LAB內任何一個宏單元或全部宏單元內任何一個宏單元或全部宏單元使用和共享，以便實現(xiàn)復雜的邏輯函數(shù)功能。圖使用和共享，以便實現(xiàn)復雜

55、的邏輯函數(shù)功能。圖2-8表表示出共享擴展項是如何饋送到多個宏單元的。示出共享擴展項是如何饋送到多個宏單元的。75乘積項選擇矩陣宏單元乘積項邏輯16個共享擴展項36個PIA信號線宏單元乘積項邏輯 利用共享擴展項實現(xiàn)多個宏單元之間的連接76 并聯(lián)擴展項是指宏單元中沒有被使用的乘積項，并聯(lián)擴展項是指宏單元中沒有被使用的乘積項，將這些乘積項分配到鄰近的宏單元去以實現(xiàn)復雜的將這些乘積項分配到鄰近的宏單元去以實現(xiàn)復雜的邏輯函數(shù)功能邏輯函數(shù)功能 。下圖表示并聯(lián)擴展項是如何從鄰近。下圖表示并聯(lián)擴展項是如何從鄰近的宏單元借用的。的宏單元借用的。（2）并聯(lián)擴展項（）并聯(lián)擴展項（Parallel Expanders

56、）7716個共享擴展項36個PIA信號線到下一個宏單元來自上一個宏單元PresetPresetClockClockClearClear宏單元乘積項邏輯乘積項選擇矩陣乘積項選擇矩陣宏單元乘積項邏輯 利用并聯(lián)擴展項實現(xiàn)多個宏單元之間的連接78 通過可編程連線陣列通過可編程連線陣列PIA（Programmable Interconnect Array），可以把不同的邏輯陣列塊），可以把不同的邏輯陣列塊相互連接，以實現(xiàn)用戶所需要的邏輯功能。通過對相互連接，以實現(xiàn)用戶所需要的邏輯功能。通過對可編程連線陣列可編程連線陣列PIA合適編程，就可以把器件中的合適編程，就可以把器件中的任何信號連接到其目的地上。所

57、有的任何信號連接到其目的地上。所有的MAX7000S器器件的專用輸入、件的專用輸入、I/O引腳和宏單元輸出都是連接到可引腳和宏單元輸出都是連接到可編程連線陣列編程連線陣列PIA，而通過可編程連線陣列，而通過可編程連線陣列PIA能夠能夠有把這些信號送到整個器件內的任何地方。只有每有把這些信號送到整個器件內的任何地方。只有每個邏輯陣列塊需要的信號才布置從可編程連線陣列個邏輯陣列塊需要的信號才布置從可編程連線陣列PIA到邏輯陣列塊到邏輯陣列塊LAB的連線。的連線。 4. 可編程連線陣列可編程連線陣列PIA79到LABEEPROM單元PIA信號 PIA連接到LAB的方式80 I/O控制塊控制塊IOC主

58、要是由三態(tài)門和使能控制電路主要是由三態(tài)門和使能控制電路構成的，在每個邏輯陣列塊構成的，在每個邏輯陣列塊LAB和和I/O引腳之間都有引腳之間都有一個一個I/O控制塊控制塊IOC。I/O控制塊控制塊IOC允許每個允許每個I/O引引腳被獨立配置為輸入、輸出或雙向工作方式。所有腳被獨立配置為輸入、輸出或雙向工作方式。所有I/O引腳都有一個三態(tài)緩沖器，它的使能端可以受到引腳都有一個三態(tài)緩沖器，它的使能端可以受到全局輸出使能信號的其中一個使能信號控制，或者全局輸出使能信號的其中一個使能信號控制，或者是直接連到地（是直接連到地（GND）或電源（）或電源（VCC）上。）上。 MAX7000S系列器件的系列器件

59、的I/O控制塊如圖所示?？刂茐K如圖所示。 5. I/O控制塊控制塊IOC（I/O Control Blocks）81VccGND開漏極輸出擺率控制來自宏單元快速輸入宏單元寄存器輸入到PIA連接到其他I/O引腳PIA6個全局輸出使能信號 MAX7000S系列器件的I/O控制塊82 2.4 Xilinx 公司的公司的CPLD和和FPGA器器件件 2.4.1 性能特點性能特點1. 高速、高密度FPGA 50K 1M系統(tǒng)門；系統(tǒng)性能可達 200MHz；2. 多標準 Select I/O接口 16 個高性能接口標準。3. 內置時鐘管理電路 四個專用的延遲鎖相環(huán)（DLL）用于高級時鐘控制，四個初級低偏移全

60、局時鐘分配網絡，24個二級全局網絡。834. 多層次存貯器系統(tǒng) 分布式的查找表（LUT）可配置為RAM； 集中式的塊RAM，每一塊RAM為4096位。5. 能平衡速度、密度的靈活結構 高速算術用的專用進位邏輯，專用乘法器支持，寬輸入函數(shù)的級聯(lián)鏈，有帶時鐘使能、雙同步或異步復位置位的豐富的寄存器、鎖存器、內部三態(tài)總線等。7. 基于SRAM的在系統(tǒng)可配置 無限次可再編程特性，四種編程模式。842.4.2 Xilinx系列產品系列產品 Xilinx在1985年首次推出了FPGA，隨后不斷推出新的集成度更高、速度更快、價格更低、功耗更小的FPGA器件系列，同時也推出了具有獨特特點的CPLD器件系列。