dds課程設(shè)計報告(正文)

1、精選優(yōu)質(zhì)文檔-傾情為你奉上摘 要 本篇報告主要介紹了用EDA設(shè)計完成直接數(shù)字頻率合成器DDS的過程。該直接數(shù)字頻率合成器輸出的頻率及相位均可控制，且能輸出正弦、余弦、三角波、鋸齒波、方波五種波形，經(jīng)過轉(zhuǎn)換之后還能在示波器上顯示，在控制電路的作用下能實現(xiàn)保持、清零功能，另外還能同時顯示輸出頻率、相位控制字、頻率控制字。本設(shè)計利用QuartusII 5.0軟件進(jìn)行DDS的設(shè)計，最后下載到SmartSOPC實驗系統(tǒng)中進(jìn)行硬件測試。Abstract This report introduces the EDA design is completed with Direct Digital Synthe

2、sis DDS process. The direct digital frequency synthesis of the output frequency and phase can control, and can output sine, cosine, triangle wave, sawtooth, square waveform five, after conversion after also displayed on the oscilloscope, in the role of the control circuit can be Implementation maint

3、ained cleared function, and also shows the output frequency, phase control characters, frequency control word. This design uses DDS QuartusII 5.0 software design, the final download SmartSOPC experimental system hardware testing.關(guān) 鍵 詞EDA設(shè)計、直接數(shù)字頻率合成器DDS、QuartusII 5.0軟件、SmartSOPC實驗系統(tǒng)Key wordsEDA desig

4、n,Direct Digital Synthesizer DDS, QuartusII 5.0software, SmartSOPC experiment system目 錄摘要 關(guān)鍵詞第1篇 多直接數(shù)字頻率合成器DDS設(shè)計要求說明 1.1 設(shè)計基本要求第3頁 1.2 設(shè)計提高部分要求第3頁第2篇 對整體電路工作原理的方案論證 第4頁第3篇 各子模塊設(shè)計原理說明 3.1頻率預(yù)置與調(diào)節(jié)電路第5頁 3.2相位累加器模塊第5頁 3.3波形存儲器模塊第7頁 3.4相位調(diào)節(jié)器第9頁 3.5波形輸出模塊第9頁 3.6頻率測定模塊 第10頁3.7顯示模塊模塊 第12頁 3.8開關(guān)功能說明 第14頁第4篇 調(diào)

5、試、仿真、編程下載過程第14頁第5篇 實驗總結(jié) 5.1 對本設(shè)計的一些改進(jìn)方案第15頁 5.2 實驗感想第15頁參考文獻(xiàn)第1篇 直接數(shù)字頻率合成器DDS設(shè)計要求說明1.1 設(shè)計基本要求1) 利用QuartusII軟件和SmartSOPC實驗箱實現(xiàn)DDS的設(shè)計；2) DDS中的波形存儲器模塊用Altera公司的Cyclone系列FPGA 芯片中的ROM實現(xiàn)，ROM結(jié)構(gòu)配置成409610類型；3) 具體參數(shù)要求：頻率控制字K取4位；基準(zhǔn)頻率fc=1MHz,由 實驗板上的系統(tǒng)時鐘分頻得到；4) 系統(tǒng)具有清零和使能的功能；5) 利用實驗箱上的D/A轉(zhuǎn)換器件將ROM輸出的數(shù)字信號轉(zhuǎn)換為模擬信號，能夠通過

6、示波器觀察到正弦波形；6) 通過開關(guān)（實驗箱上的Ki）輸入DDS的頻率和相位控制字，并能用示波器觀察加以驗證；1.2 設(shè)計提高部分要求1) 通過按鍵（實驗箱上的Si）輸入DDS的頻率和相位控制字，以擴(kuò)大頻率控制和相位控制的范圍(注意：按鍵后有消顫電路)；2) 能夠同時輸出正余弦兩路正交信號；3) 在數(shù)碼管上顯示生成的波形頻率；4) 充分考慮ROM結(jié)構(gòu)及正弦函數(shù)的特點，進(jìn)行合理的配置，提高計算精度；5) 設(shè)計能輸出多種波形（三角波、鋸齒波、方波等）的多功能波形發(fā)生器；第2篇 對整體電路工作原理的方案論證 DDS即Direct Digital Synthesizer數(shù)字頻率合成器，是一種基于全數(shù)字

7、技術(shù)，從相位概念出發(fā)直接合成所需波形的一種頻率合成技術(shù)，是一種新型的數(shù)字頻率合成技術(shù)。具有相對帶寬大、頻率轉(zhuǎn)換時間短、分辨力高、相位連續(xù)性好等優(yōu)點，很容易實現(xiàn)頻率、相位和幅度的數(shù)控調(diào)制，廣泛應(yīng)用于通訊領(lǐng)域。fc相位累加器相位調(diào)節(jié)電路波形存儲器D/A轉(zhuǎn)換器頻率控制字、相位控制字、頻率顯示電路低通濾波器kfkpN位fo2.1 DDS基本結(jié)構(gòu)圖頻率預(yù)置與調(diào)節(jié)電路圖1.本設(shè)計DDS基本結(jié)構(gòu)圖2.2工作原理說明 本設(shè)計DDS主要由頻率預(yù)置電路、相位累加器、波形存儲器、D/A轉(zhuǎn)換器、低通濾波器組成?？赏ㄟ^頻率控制字kf和相位控制字kp輸出頻率和相位均可調(diào)的正弦波、余弦波、三角波、鋸齒波、方波。輸出頻率fo

8、是對基準(zhǔn)頻率fc的分頻，其關(guān)系如下：fo=(kf/2N)fc 在本設(shè)計中，N取12位，基準(zhǔn)頻率fc取1MHz，kf從0000（0）到1111（15），所以輸出頻率從0到3840Hz。第3篇 各子模塊原理說明3.1 頻率預(yù)置與調(diào)節(jié)電路 本模塊的主要功能是產(chǎn)生基準(zhǔn)頻率fc、頻率控制字kf、相位控制字kp。 SmartSOPC實驗箱提供的是48MHz的系統(tǒng)時鐘，需要經(jīng)過48分頻得到基準(zhǔn)頻率fc，48分頻用一個模48計數(shù)器即可實現(xiàn)。具體電路如圖2所示（參見原理圖文件48counter74161.bdf）。圖2.模48計數(shù)器 如圖所示，用兩片二進(jìn)制加法計數(shù)器74161實現(xiàn)模48計數(shù)器，在74161時鐘輸

9、入端輸入系統(tǒng)時鐘48MHz，q5端輸出的就是基準(zhǔn)頻頻1MHz。 頻率控制字kf設(shè)計的是從0000到1111的四位二進(jìn)制數(shù)，但是為了與相位累加器相匹配，kf需要定義成12位的二進(jìn)制數(shù)。所以kf的高8為都要賦零，只需要控制低四位。若直接用開關(guān)輸入需要4個開關(guān)，而SmartSOPC實驗箱提供的只有8個開關(guān)，為了節(jié)省開關(guān)，本設(shè)計利用一個模16計數(shù)器來產(chǎn)生頻率控制字kf。計數(shù)頻率采用1Hz，1秒鐘計一次數(shù)，通過開關(guān)來控制使kf達(dá)到需要頻率控制字（參見原理圖文件dds.bdf）。 同樣，為了與加法器匹配，相位控制字也定義成了12位的二進(jìn)制數(shù)，為了方便起見，kp也設(shè)計了從0000到1111十六個狀態(tài)，但是若

10、加在低四位，當(dāng)kp也從0000到0001時，相位只變化了2/212=/2048，肉眼很難觀測到，從0000到1111也之變化了/204816=/128，在示波器上很難看到。所以本設(shè)計將4位相位控制字加在高四位，低八位賦零。這樣從0000到1111，相位變化了2/21227=/16，在示波器上很容易看到的，從0000到1111相位變化了。3.2 相位累加器模塊kf相位寄存器相位累加器fc相位量化序列N位 相位累加器的結(jié)構(gòu)圖如圖3所示。 圖3.相位累加器結(jié)構(gòu)圖 相位累加器在基準(zhǔn)頻率信號fc的控制下以頻率控制字kf為步長進(jìn)行累加運算，產(chǎn)生所需要的頻率控制數(shù)據(jù)。相位寄存器則在時鐘的控制下把累加的結(jié)果作

11、為波形存儲器ROM的地址，實現(xiàn)對波形存儲器ROM的尋址。當(dāng)累加器加滿量時就會產(chǎn)生一次溢出，完成一個周期性的動作。這個周期也就是DDS信號的一個頻率周期。 本設(shè)計相位累加器采用文本輸入法VHDL語言設(shè)計，具體如下（參見VHDL源文件SUM4096.vhd）：-SUM4096.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY SUM4096 IS PORT(K:IN STD_LOGIC_VECTOR(11 DOWNTO 0); CLK:IN STD_LOGIC; EN: IN STD

12、_LOGIC; RESET:IN STD_LOGIC; OUT1:OUT STD_LOGIC_VECTOR(11 DOWNTO 0);END ENTITY SUM4096;ARCHITECTURE ART OF SUM4096 IS SIGNAL TEMP: STD_LOGIC_VECTOR(11 DOWNTO 0); BEGIN PROCESS(CLK,EN,RESET)IS BEGIN IF RESET=1 THEN /清零端為1時累加器清零 TEMP=0; ELSE IF CLKEVENT AND CLK=1 THEN IF EN=1 THEN /使能端EN為1時累加器正常工作 TEMP

13、=TEMP+K; /時鐘CLK上升沿到來時以kf為步長遞增 END IF; END IF; END IF; OUT1=TEMP; /將目前的累加結(jié)果保存并輸出，下次上升沿時實現(xiàn)累加 END PROCESS;END ARCHITECTURE ART; 以上程序不僅定義了累加器還添加了清零和使能功能。相位寄存器是與相位累加器同步的寄存器，也是采用文本輸入法VHDL語言設(shè)計，具體如下（參見VHDL源文件REG1.vhd）：-REG1.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY REG1 IS PORT(D:IN STD_LOGIC_VECTO

14、R(11 DOWNTO 0); CLK:IN STD_LOGIC; Q:OUT STD_LOGIC_VECTOR(11 DOWNTO 0);END ENTITY REG1;ARCHITECTURE ART OF REG1 IS BEGIN PROCESS(CLK) IS BEGIN IF(CLKEVENT AND CLK=1 )THEN Q=D; /當(dāng)時鐘上升沿到來時輸出相位累加器的結(jié)果 END IF; END PROCESS; END ARCHITECTURE ART; 相位寄存器的輸出就是波形存儲ROM的地址。3.3 波形存儲器模塊 用累加器的輸出作為波形存儲器的取樣地址，進(jìn)行波形的相位幅

15、值轉(zhuǎn)換，即可在給定的時間上確定輸出的波形的抽樣幅值。以正弦波形存儲器sine_rom為例，N（12）位的尋址ROM相當(dāng)于把02的正弦信號離散成具有2N個樣值的序列，波形ROM有D（10）位數(shù)據(jù)位，所以設(shè)置2N個樣值的sin值以D位二進(jìn)制數(shù)值固化在ROM中，這里設(shè)置D=10，所以ROM中的數(shù)據(jù)范圍應(yīng)該從0到1023，但是正弦值只從-1到1，所以要對其進(jìn)行量化，公式如下：存儲數(shù)據(jù)=round(sin(n2/4096)512+512 其中，n為存儲地址，范圍是從0到4095。地址數(shù)據(jù)波形存儲器ROM相位量化序列12位正弦幅度量化序列10位 按照地址的不同可以輸出相應(yīng)相位的正弦信號的幅值。相位幅度變換

16、原理如圖4所示。圖4.相位-幅度變換原理圖 同理，余弦波ROM、鋸齒波ROM、三角波ROM、方波ROM只需在ROM里存儲相應(yīng)波形的幅度量化序列即可。1) 正弦ROM的存儲數(shù)據(jù)表參見dds.mif。2) 余弦ROM的存儲數(shù)據(jù)表與正弦ROM類似（參見cos.mif）：存儲數(shù)據(jù)=round(cos(n2/4096)512)+512存儲數(shù)據(jù)存儲地址n0102351110232047307140953) 三角波ROM的數(shù)據(jù)表參見sanjiao.mif。三角波的數(shù)據(jù)沒有現(xiàn)成的生成三角波的數(shù)據(jù)，本設(shè)計根據(jù)圖5做出相應(yīng)的函數(shù)產(chǎn)生三角波的數(shù)據(jù)表。圖5. 三角波 所以三角波函數(shù)如下：當(dāng)n(0，1023）時，存儲數(shù)

17、據(jù)round(n2)512；當(dāng)n(1023，3071）時，存儲數(shù)據(jù) 1024round(n2)512；當(dāng)n(3071，4095）時，存儲數(shù)據(jù) round(n2)2048512；存儲數(shù)據(jù)存儲地址n0102340954) 鋸齒波ROM的數(shù)據(jù)表參見juchibo.mif。鋸齒波的波形如圖6所示。 圖6.鋸齒波 由圖6可得出鋸齒波的函數(shù)如下：存儲數(shù)據(jù)=round(n4)5) 方波ROM的數(shù)據(jù)表參見fangbo.mif。方波的波形如圖7所示。存儲數(shù)據(jù)存儲地址n0102340952047 圖7.方波 由圖7可得出方波的函數(shù)如下：1023，n （0，2047） 0， n （2047，4095）存儲數(shù)據(jù)= 最

18、后，生成5個存有不同波形的存儲器，分別是sine_rom、cos_rom、fangbo_rom、juchibo_rom、sanjiao_rom。分別如圖8所示。正弦波sine_rom余弦波cos_rom方波fangbo_rom三角波sanjiaobo_rom鋸齒波juchibo_rom 圖8. 5個波形存儲器 所有.mif文件的數(shù)據(jù)都來源于電子表格ROM地址數(shù)據(jù)。3.4 相位調(diào)節(jié)模塊 相位控制模塊是在ROM地址信號輸入波形存儲器ROM之前，將相位控制字疊加上去，使相位都增加相應(yīng)的值。這個功能用一個加法器就能實現(xiàn)。該加法器采用文本輸入法VHDL語言設(shè)計，具體如下（參見VHDL源文件xiangwe

19、ijiafa.vhd）：-xiangweijiafa.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY xiangweijiafa IS PORT(K1:IN STD_LOGIC_VECTOR(11 DOWNTO 0); K2:IN STD_LOGIC_VECTOR(11 DOWNTO 0); OUT2:OUT STD_LOGIC_VECTOR(11 DOWNTO 0);END ENTITY xiangweijiafa;ARCHITECTURE ART OF xiangweiji

20、afa IS BEGIN OUT2=K1+K2;END ARCHITECTURE ART; 加法器輸出的信號再輸入ROM的地址輸入端，輸出的波形在示波器上會發(fā)生平移，即相位輸出發(fā)生了變化。3.5波形輸出模塊 由波形存儲器ROM輸出的是量化的數(shù)字信號，這種信號在示波器上顯示出來是離散的，所以還要經(jīng)過D/A轉(zhuǎn)換器，在經(jīng)過低通濾波器輸出才能在示波器上顯示出連續(xù)的波形。事實上經(jīng)過D/A轉(zhuǎn)換后不需要低通濾波器就已經(jīng)可以滿足我們的要求了。DDS基本工作流程圖如圖9所示。相位累加器ROMD/A低通濾波器圖9.DDS基本工作流程圖 本次實驗箱提供了兩片D/A轉(zhuǎn)換芯片，本設(shè)計中，第一片D/A轉(zhuǎn)換芯片始終輸出正弦

21、波，余弦波、三角波、鋸齒波、方波通過控制電路在第二篇D/A轉(zhuǎn)換芯片選擇輸出。選擇電路的原路很簡單，四種波形由四路數(shù)據(jù)，每路數(shù)據(jù)都有10位，所以用兩個開關(guān)作為地址端來控制5片雙四選一數(shù)據(jù)選擇器74153就可實現(xiàn)波形的四選一。具體電路如圖10所示（參見原理圖文件4xuan1.bdf）：圖10.四種波形的選擇輸出 圖10中，c9.0是余弦信號，f9.0是方波信號，s9.0是三角波信號，j9.0是鋸齒波信號。a1a0是地址端，對應(yīng)的波形輸出如表1所示。表1 輸出波形選擇a1a0輸出信號y9.0對應(yīng)波形00c9.0余弦波01f9.0方 波10s9.0三角波11j9.0鋸齒波3.6頻率測定模塊 本設(shè)計的測

22、頻電路是通過測定相位累加器輸出的ROM地址信號在1秒鐘內(nèi)溢出的次數(shù)來測定輸出頻率的。原理圖如圖11所示。二分頻單位時鐘信號待測信號時鐘清零計數(shù)器時鐘鎖存器圖11.測頻電路原理圖 電路波形示意圖如圖12所示。計數(shù)鎖存清零反相延時單位時鐘單位時鐘二分頻反相延時待測信號圖12.測頻電路波形示意圖 單位時鐘進(jìn)過二分頻之后得到周期為2秒的時鐘信號，利用這個時鐘信號，使計數(shù)器在1秒鐘的時間內(nèi)對待測信號進(jìn)行計數(shù)，在下一秒的時間內(nèi)對計數(shù)結(jié)果進(jìn)行鎖存并輸出。這里利用了反相器的演示效應(yīng)，否則鎖存器的輸出永遠(yuǎn)都會是0000，而且在編譯成功后進(jìn)行仿真時會發(fā)現(xiàn)，功能仿真是輸不出結(jié)果的，這就是因為軟件進(jìn)行的功能仿真是理想

23、仿真，忽略了門電路的實際延時效應(yīng)，所以即使計數(shù)器輸出正確，鎖存器的也還是沒有結(jié)果輸出的，只有將總電路下載到試驗箱才能檢測測頻器是否正確。 測頻器的電路圖如圖13所示（參見原理圖文件cepinyi.bdf）。圖13.測頻器電路圖 圖中，signal就是待測信號，接入的是相位累加器輸出的最高位out1(11)。jishuqi4096是用4片十進(jìn)制加法計數(shù)器組成的同步計數(shù)器，最大可計到十進(jìn)制的9999，輸出個十百千四路4位的8421BCD碼，對于本設(shè)計來說輸出頻率最大是3840Hz，而設(shè)計計數(shù)器是模10000的，所以完全夠用了。寄存器是由4片74173組成的。仿真波形如圖14所示（參見波形文件cep

24、inyi.bdf）。圖14.測頻器仿真波形圖 其中，g、s、b、q是寄存器的輸出，gg、ss、bb、qq是計數(shù)器的輸出，可見計數(shù)器的輸出是沒問題的，但是寄存器始終沒有輸出，這就是上面說到的功能仿真的缺陷。3.7顯示模塊 該模塊實現(xiàn)了頻率控制字kf、相位控制字kp、輸出頻率fo的顯示。因為頻率控制字和相位控制字都是四位的二進(jìn)制碼，要轉(zhuǎn)換成8421BCD碼才能在數(shù)碼管上顯示。輸出頻率本身就是8421BCD碼，不需要轉(zhuǎn)換。頻率控制字和相位控制字都是只有從0000到1111十六個狀態(tài)，也就是從十進(jìn)制的0到15，各需要2各數(shù)碼管，加上頻率的四位數(shù)正好需要8各數(shù)碼管。 首先看頻率控制字和相位控制字的轉(zhuǎn)換電

25、路。頻率控制字和相位控制字的數(shù)據(jù)類型相同，所以可以用同樣的轉(zhuǎn)換電路。以下以頻率控制字的轉(zhuǎn)換為例。本設(shè)計是依據(jù)下表來進(jìn)行碼制轉(zhuǎn)換的。表2.二進(jìn)制與8421BCD碼頻率控制字kf十進(jìn)制個位（kfg3.0）十進(jìn)制十位（kfs3.0）0000(0)0000(0)00000001(1)0001(1)00000010(2)0010(2)00000011(3)0011(3)00000100(4)0100(4)00000101(5)0101(5)00000110(6)0110(6)00000111(7)0111(7)00001000(8)1000(8)00001001(9)1001(9)00001010(10

26、)0000(0)00011011(11)0001(1)00011100(12)0010(2)00011101(13)0011(3)00011110(14)0100(4)00011111(15)0101(5)0001 從上表可以一看出，當(dāng)kf從0000到1001時，也就是從0到9是1位數(shù)時，轉(zhuǎn)換后的8421BCD只有個位計數(shù)，十位保持0000，并且此時個位kfg3.0=kf；當(dāng)kf從1010到1111，也就是從10到15上升為兩位數(shù)時，轉(zhuǎn)換后的8421BCD碼十位一直保持是0001，個位是從0000到0101，也就是從0到5，所以此時個位kfg3.0=kf1010，也就是當(dāng)kf上升為兩位數(shù)以后減

27、去10就是轉(zhuǎn)換后的個位。所以設(shè)計電路如圖15（參見原理圖文件kf-to-8421.bdf）。圖15.頻率控制字碼制轉(zhuǎn)換電路 如圖15所示，圖中k3.0是頻率控制字，首先通過一片4線16線譯碼器74154判斷kf是一位數(shù)還是兩位數(shù)。當(dāng)kf是一位數(shù)時，譯碼器只有q0q9中的一個為0其余均為1；當(dāng)kf是兩位數(shù)時，譯碼器只有q10q15中的一個為0其余均為1。所以，將q9.0全部與非得到信號c，將q15.10全部與非得到信號d，c和d不可能同時為1或者同時為0，當(dāng)c=1時，可以判斷kf是一位數(shù)，當(dāng)d=1時，可以判斷kf是兩位數(shù)。 根據(jù)表2，當(dāng)kf是一位數(shù)即c=1時，kfg=kf，kfs=0；當(dāng)kf是兩

28、位數(shù)即d=1時，kfg=kf10，kfs=1。 對于轉(zhuǎn)換后的十位，只需要輸出最后一位即可，因為kfs只有0000和0001兩個狀態(tài)，所以前三位全部置零，最后一位直接用d信號表示即可。 對于個位，當(dāng)kf是兩位數(shù)時，kfg=kf10，減10即減1010，也即加上0101再加1，所以kfg=kf1010=kf+0110，本設(shè)計采用一片4位加法器7483實現(xiàn)，如圖15中的jia模塊，具體電路圖參見原理圖文件jia.bdf。加法器輸出s3.0信號。所以現(xiàn)在再通過一個二選一電路就可以得到kfg3.0。原理如下：kfg3.0=c&kf3.0+d&s3.0 本設(shè)計采用簡單的門電路實現(xiàn)2選1的功能，如圖15中的

29、to8421模塊，具體電路參見原理圖文件to8421.bdf。用4個to8421模塊就可以實現(xiàn)kfg3.0信號的選擇輸出。 這樣頻率控制字就從四位二進(jìn)制數(shù)轉(zhuǎn)換成為8421BCD碼，可以在數(shù)碼管上顯示，相位控制字的轉(zhuǎn)換原理同上。 下面就可以將這八路數(shù)據(jù)通過數(shù)碼管顯示了。本設(shè)計的顯示電路同樣是動態(tài)顯示，具體電路圖參見原理圖文件xianshi.bdf。本設(shè)計現(xiàn)將八路數(shù)據(jù)都進(jìn)行顯示譯碼電路，在通過數(shù)據(jù)選擇器輪流選擇七段碼，數(shù)據(jù)選擇器的地址端由一個模8計數(shù)器的輸出x2x1x0控制，同時x2x1x0經(jīng)過一個三線八線譯碼器產(chǎn)生8個數(shù)碼管的片選信號，數(shù)據(jù)選擇器十一1KHz的時鐘信號計數(shù)的。3.8開關(guān)功能說明開

30、關(guān)功能key1(en端)使能開關(guān)：k1=1正常工作，k1=0保持key2(reset端)清零開關(guān)：k2=1清零，k2=0正常工作key3(kf端)頻率控制字計數(shù)開關(guān)：k3=1頻率控制字以1Hz的頻率遞增，k3=0保持當(dāng)前的頻率控制字key4(kp端)相位控制字計數(shù)開關(guān)：k3=1相位控制字以1Hz的頻率遞增，k3=0保持當(dāng)前的相位控制字key5(a0端)選擇輸出波形key6(a1端)第4篇 調(diào)試、仿真、編程下載過程 實驗過程中沒做完一個模塊添加一項功能之后都要進(jìn)行編譯仿真，在確定各子模塊的功能都正確之后組合整體電路（參見原理圖文件dds.bdf），并對其進(jìn)行綜合編譯，編譯成功之后就可以準(zhǔn)備下載到

31、SmartSOPC實驗箱了。在下載之前要注意將未使用的管腳設(shè)置為三態(tài)輸入。之后就可以給各輸入端輸出端分配管腳，其中輸入端48MHz分配到實驗箱的系統(tǒng)時鐘48MHz的脈沖，輸入端en、reset、kf、kp、a0、a1分別分配到實驗箱的手動開關(guān)KEY1到KEY6，輸出端abcdefg分配到顯示管七段碼，輸出端s7.0分配到數(shù)碼管的片選端DIG7到DIG0。 之后下載到SmartSOPC實驗箱后對各項功能進(jìn)行驗證和調(diào)試。第5篇 實驗總結(jié)5.1 對本設(shè)計的一些改進(jìn)方案1. 本設(shè)計的譯碼顯示部分先將8路32位數(shù)據(jù)進(jìn)行顯示譯碼后再用數(shù)據(jù)選擇器選擇輸出，這樣32位數(shù)據(jù)進(jìn)過顯示譯碼變成8路56位，還需要7個

32、8選1數(shù)據(jù)選擇器。總共用了15個芯片。但事實上可以不用這么多芯片，先用4片8選1數(shù)據(jù)選擇器選出一路數(shù)據(jù)，再用一片顯示譯碼器就可以了，這樣采用了5個芯片，但是實現(xiàn)了同樣的功能。具體原理圖如圖16所示（參見原理圖文件xianshi2.bdf）。圖16.改進(jìn)顯示電路2. 在波形選擇模塊，我認(rèn)為可以把4種波形的數(shù)據(jù)存入1個ROM中，那么這個ROM就要設(shè)置成1638410的。這樣通過開關(guān)來控制地址端，當(dāng)控制端加1時，ROM的地址段加4096，跳入到另一個波形的數(shù)據(jù)存儲區(qū)，輸出就會使另一種波形。但是這樣需要對地址輸入信號進(jìn)行處理，ROM地址輸入信號要定義成48位的二進(jìn)制數(shù)?？刂贫思?，實際上就是12位的地

33、址信號向高位移動12位。利用VHDL語言編程如下（參見VHDL源文件12to48.vhd）：-addto48.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY addto48 IS PORT(K1:IN STD_LOGIC; K2:IN STD_LOGIC; ADD:IN STD_LOGIC_VECTOR(12 DOWNTO 0); OUT1:OUT STD_LOGIC_VECTOR(47 DOWNTO 0);END ENTITY addto48;ARCHITECTURE ART OF addto48 IS SIGNAL TEMP: STD_LOGIC_VECTOR(47 DOWNTO 0); BEGIN PROCESS(k1,k2)IS BEGIN IF k1=0 AND K2=0 THEN /第一個狀態(tài)，將12位地址輸入ROM的低12位 OUT1(11 DOWNTO 0)=ADD(11 DOWNTO 0); ELSE IF k1=1 AND K2=0 THEN