第五章中央處理器2-2

1、15.4.3 微程序控制器原理框圖（1）控制存儲器(只讀存儲器 CM) 用來存放全部指令系統(tǒng)的微程序。（2）微指令寄存器用來存放控制存儲器CM讀出的一條微指令信息（3）地址轉(zhuǎn)移邏輯 完成自動完成修改微程序的任務2 圖5.24 微程序控制器組成原理圖3十進制加法調(diào)整指令的實現(xiàn)5.4.5 5.4.5 微程序舉例微程序舉例45.4.5 CPU周期和微指令周期的關(guān)系 圖 5.26 CPU周期與微指令周期的關(guān)系55.4.6 機器指令與微指令關(guān)系n一條機器指令機器指令對應一個微程序微程序，該微程序是由若干條微指令序列組成的。n指令和程序與內(nèi)存儲器內(nèi)存儲器有關(guān)， 微指令與微地址和控制存儲器控制存儲器有關(guān)。6

2、設(shè)計微指令結(jié)構(gòu)的目標是： （1）有利于縮短縮短微指令字長度； （2）有利于減小減小控制存儲器的容量； （3）有利于提高提高微程序的執(zhí)行速度； （4）有利于對微指令的修改修改； （5）有利于提高提高微程序設(shè)計的靈活性。5.5 微程序設(shè)計技術(shù)75.5.1 微命令編碼微命令編碼：對微指令中的操作控制字段采用的表示方法。微指令編碼的三種方法： （1）直接表示法 （2）編碼表示法 （3）混合表示法8 特點操作控制字段中的每一位代表一個微命令。 優(yōu)點：簡單直觀，其輸出直接用于控制。 缺點微指令字較長，因而使控制存儲器容量較大。（1）直接表示法9編碼表示法把一組相斥性的微命令信號組成一個小組（即一個字段），

3、然后通過小組（字段）譯碼器對每一個微命令信號進行譯碼譯碼輸出作為操作控制信號。（2）編碼表示法10優(yōu)點字段譯碼控制法可使微指令字大大縮短。缺點由于增加譯碼電路，使微程序的執(zhí)行速度稍稍減慢。譯碼譯碼譯碼微命令. P1 P2 Pn .字段1字段2P字段下一個微地址順序控制順序控制圖5.30 段直接譯碼法11混合表示法：把直接表示法與字段編碼法混合使用把直接表示法與字段編碼法混合使用，綜合考慮微指令字長、靈活性、執(zhí)行微程序速度等方面的要求。在微指令中可附設(shè)一個常數(shù)字段。在微指令中可附設(shè)一個常數(shù)字段。該常數(shù)可作為操作數(shù)送入ALU運算，也可作為計數(shù)器初值用來控制微程序循環(huán)次數(shù)。（3）混合表示法125.5

4、.2 微地址的形成產(chǎn)生后繼微地址的兩種方法（1）計數(shù)器方式（2）多路轉(zhuǎn)移方式13基本特點 ： 微指令的順序控制字段較短； 微地址產(chǎn)生機構(gòu)簡單； 多路并行轉(zhuǎn)移功能較弱； 速度較慢； 靈活性較差。1.計數(shù)器方式14多路轉(zhuǎn)移：一條微指令具有多個轉(zhuǎn)移分支的能力稱為多路轉(zhuǎn)移。特點 能以較短的順序控制字段配合， 實現(xiàn)多路并行轉(zhuǎn)移； 靈活性好，速度較快； 轉(zhuǎn)移地址邏輯需要用組合邏輯方法設(shè)計。 2多路轉(zhuǎn)移方式15【例3】微地址寄存器有6位（A5A0），當需要修改其內(nèi)容時，可通過某一位觸發(fā)器的強置端S將其置“1”?，F(xiàn)有三種情況：（1）執(zhí)行“取指”微指令后，微程序按IR的OP字段（IR3IR0）進行16路分支；（

5、2）執(zhí)行條件轉(zhuǎn)移指令微程序時，按標志C的狀態(tài)進行路分支；（3）執(zhí)行控制臺指令微程序時，按IR4，IR5的狀態(tài)進行4路分支。請按多路轉(zhuǎn)移方法設(shè)計微地址轉(zhuǎn)移邏輯。解：按所給設(shè)計條件，微程序有三種判別測試，分別為P1，P2，P3。由于修改A5A0的內(nèi)容具有很大靈活性，現(xiàn)分配如下：16（1）用P1和IR3IR0修改A3A0；（2）用P2和C修改A0；（3）用P3和IR5，IR4修改A5,A4。另外，還要考慮到時間因素T4（假設(shè)CPU周期最后一個節(jié)拍脈沖），故轉(zhuǎn)移邏輯表達式如下： A5P3IR5T4 A4P3IR4T4 A3P1IR3T4 A2P1IR2T4 A1P1IR1T4 A0P1IR0T4P2C

6、T4由于從觸發(fā)器強置端修改，故前5個表達式可用“與非”門實現(xiàn)，最后一個用“與或非”門實現(xiàn)。17微指令的格式分成兩類： 水平型微指令 垂直型微指令5.5.3 微指令格式18水平行微指令 一次能定義并執(zhí)行多個并行操作微命令的微指令 1水平型微指令水平型微指令的一般格式：控制字段判別測試字段下地址字段19水平型微指令分為三種：全水平型（不譯法）字段譯碼法水平型直接和譯碼相混合的水平型20垂直型微指令 微指令中設(shè)置微操作碼字段，采用微操作碼編譯法，由微操作碼規(guī)定微指令的功能。2. 垂直型微指令特點結(jié)構(gòu)類似于機器指令的結(jié)構(gòu)每條微指令功能簡單21功能把源寄存器數(shù)據(jù)送目標寄存器。(1)寄存器寄存器傳送型微指

7、令源寄存器編址目標寄存器編址其他00015 1312 87 32 022功能選擇ALU的左、右兩輸入源信息，按ALU字段所指定的運算功能（8種操作）進行處理，并將結(jié)果送入暫存器中。左、右輸入源編址可指定31種信息源之一。 (2)運算控制型微指令右輸入源編址ALU00115 1312 87 32 0左輸入源編址23寄存器編址存儲器編址讀寫01015 1312 87 32 1其他0功能將主存中一個單元的信息送入寄存器或者將寄存器的數(shù)據(jù)送往主存。(3)訪問主存微指令24D測試條件00115 1312 43 0功能依測試對象的狀態(tài)決定是轉(zhuǎn)移到D所指定的微地址單元，還是順序執(zhí)行下一條微指令。(4)條件轉(zhuǎn)

8、移微指令25(1)水平型并行操作能力強，效率高，靈活性強 垂直型微指令則較差; (2)水平型微指令執(zhí)行指令時間短， 垂直型微指令執(zhí)行時間長;(3)由水平型微指令解釋指令的微程序，有微指令 字較長而微程序短的特點。 垂直型微指令則相反;(4)水平型微指令用戶難以掌握， 垂直型微指令相對較易掌握。3.水平型微指令與垂直型微指令比較26微程序設(shè)計技術(shù) 靜態(tài)微程序設(shè)計 動態(tài)微程序設(shè)計5.5.4 動態(tài)微程序設(shè)計靜態(tài)微程序設(shè)計對應于一臺計算機的機器指令只有一組微程序，微程序設(shè)計好之后，不好改變不好改變，這種微程序設(shè)計技術(shù)稱為靜態(tài)微程序設(shè)計。27動態(tài)微程序設(shè)計當采用 EPROM 作為控制存儲器時，可以通過改

9、變微指令和微程序改變微指令和微程序來改變機器的指令系統(tǒng)改變機器的指令系統(tǒng)，這種微程序設(shè)計技術(shù)稱為動態(tài)微程序設(shè)計。28傳統(tǒng)傳統(tǒng)CPUCPU1、M6800 CPU地址緩沖寄存器（高）程序計數(shù)器（高位）堆棧指示器（高位）變址寄存器（高位）地址緩沖寄存器（低）程序計數(shù)器（低位）堆棧指示器（低位）變址寄存器（低位）累加器（A）累加器（B）狀態(tài)碼寄存器ALU（8位）數(shù)據(jù)緩沖寄存器指令寄存器操作控制器A15-A8A7-A0D7-D0允許使用數(shù)據(jù)總線 狀態(tài)控制 復位 非屏蔽中斷 停機 中斷請求 時鐘 1 時鐘 2 總線有效 讀/寫 有效存儲地址 29INTEL 8088 CPU4321總線接口ESCSSSDS

10、IPB-BUS 操作控制器總線接口單元BIUAH ALBH BLCH CLDH DLSPBPSIDI狀態(tài)標志A-BUSALUPSWC-BUS執(zhí)行單元EU控制總線鎖存器地址總線數(shù)據(jù)總線30IBM 37016個32位通用寄存器4個64位浮點寄存器定點算術(shù)部件十進算術(shù)部件浮點算術(shù)部件內(nèi) 部 總 線ARIRIRDR操作控制器存儲控制部件 程序狀態(tài)字到主存儲器315.7 典型的CPU1982年1月Intel公司推出80286。它采用6引線的四列直插式封裝。它具有獨立的16條數(shù)據(jù)線和24條地址線。芯片上集成13.5萬個晶體管。3233Intel80386可以處理32位字長的數(shù)據(jù)它采用CISC結(jié)構(gòu)。最高工作

11、頻率為40Mhz它有32位寄存器和電源管理器可以接80387協(xié)處理器有3v版本6個16位段緩沖器132I/O引腳32位地址線，24位地址線3435Intel公司于1989年推出了第二代32位微處理器80486。它采用CMOS工藝，芯片上集成了120萬晶體管，是386的4倍以上168個引腳，PGA封裝。它也是采用CISC結(jié)構(gòu)，80位FPU，32位數(shù)據(jù)線，32位地址線，32位寄存器。3680486 結(jié)構(gòu)圖371993年3月22日，Intel推出Pentium。它有60Hz和66Hz兩種主頻；32位，CISC結(jié)構(gòu)；64位數(shù)據(jù)線；32位地址線；8級FPU并行處理器；310萬個晶體管。3839并行性并行

12、性：同時性并發(fā)性計算機的的并行的三種形式：時間并行空間并行時間并行空間并行5.8 流水CPU5.8.1 并行處理技術(shù)40時間并行多個處理過程在時間上相互錯開，輪流重疊地使用同一套硬件設(shè)備的各個部分，以加快硬件周轉(zhuǎn)而贏得速度?？臻g并行指資源重復，以“數(shù)量取勝”為原則來大幅度提高計算機的處理速度。時間并行空間并行既采用時間并行性又采用空間并行性。411流水計算機的系統(tǒng)組成多體交叉存儲器cache指令部件（指令I(lǐng)+k+1）（指令I(lǐng)+k）（指令I(lǐng)+2）（指令I(lǐng)+1）執(zhí)行部件（指令I(lǐng)）取指令、指令譯碼計算機操作數(shù)地址取操作數(shù)存儲器體系流水方式的CPUFIOF指令隊列算術(shù)邏輯運算流水線圖5.37 流水計算

13、機系統(tǒng)組成原理示意圖5.8.2 流水CPU的結(jié)構(gòu)42CPU的三大部分組成指令部件指令隊列執(zhí)行部件執(zhí)行段的速度匹配采用的方法：將執(zhí)行部件分為定點執(zhí)行部件定點執(zhí)行部件和浮點執(zhí)行部浮點執(zhí)行部件件兩個可并行執(zhí)行的部分，分別處理定點運算指令和浮點運算指令；在浮點執(zhí)行部件中，又有浮點加法和浮點乘除部件，它們也可以同時執(zhí)行不同的指令；浮點運算部件都以流水線方式工作 。432流水CPU的時空圖假設(shè)指令周期包含四個子過程：取指令(IF) 指令譯碼(ID) 運算(EX)結(jié)果寫回(WB) 每個子過程稱為過程段(Si) 44出IF圖5.38 流水計算機的時空圖 (a)一個指令流水線過程段IDEXWBS1S2S3S4入

14、圖 5.38(b)表示非流水計算機的時空圖。對非流水計算機來說，上一條指令的四個子過程全部執(zhí)行完畢后才能開始下一條指令。因此，每隔4個機器時鐘周期才有一個輸出結(jié)果。圖5.38 流水計算機的時空圖 (b)非流水線時空圖I1空間SWBEXIDIFI1I1I1I2I2I2I2I1I2時間T1234567845圖 5.38(c)表示流水計算機的時空圖。對流水計算機來說，上一條指令與下一條指令的四個子過程在時間上可以重疊執(zhí)行。因此，當流水線滿載時，每一個時鐘周期就可以輸出一個結(jié)果。圖5.38 流水計算機的時空圖 (c)標量流水線時空圖I1空間SWBEXIDIFI1I1I1I5I5I5I5I1I2時間T1

15、2345678I2I2I2I2I3I4I3I4I3I4I3I446比較：流水計算機在8個單位時間中執(zhí)行了5條指令，非流水計算機在8個單位時鐘僅執(zhí)行了2條指令。結(jié)論流水技術(shù)的應用，使計算機的速度大大提高了。47標量流水計算機計算機只有一條指令流水線超標量流水計算機指計算機具有兩條以上的指令流水線例：Pentium微型機為超標量流水計算機48圖5.38 流水計算機的時空圖 (d)超標量流水線時空圖I2空間SWBEXIDIFI1I1I1I10I1I2時間T12345678I2I2I2I9I8I10I7I9I8I1I3I4I5I3I4I6I5I3I4I6I5I3I4I6I7I5I6I8I9I7I8I1

16、0I9I10I7I3I4I5I6I7I8I9I10493流水線分類指令流水線 指令步驟的并行算術(shù)流水線指運算操作步驟的并行STAR-100為 4級流水運算器。TI-ASC為8級流水運算器CRAY-1為14級流水運算器。50處理機流水線（宏流水線）是指程序步驟的并行，由一串級聯(lián)的處理機構(gòu)成流水線的各個過程段，每臺處理機負責某一特定的任務。數(shù)據(jù)流從第一臺處理機輸入，經(jīng)處理后被送往到第二臺處理機相聯(lián)原緩沖存儲器中。第二臺處理機從該存儲器中取出數(shù)據(jù)進行處理，然后傳送給第三臺處理機。如此串聯(lián)下去。51流水過程中出現(xiàn)的三種相關(guān)沖突資源相關(guān)數(shù)據(jù)相關(guān)控制相關(guān)5.8.3 流水線中的主要問題521.資源相關(guān)指多條

17、指令流水線后在同一機器時鐘周期內(nèi)爭用同一個功能部件所發(fā)生的沖突。沖突解決辦法 1.其中一指令停頓一拍后再啟動。 2.增設(shè)一個存儲器，將指令和數(shù)據(jù)分別放在兩個 存儲器中。53數(shù)據(jù)相關(guān)沖突由于多條指令的重疊處理，當后繼指令所需的操作數(shù)，剛好是前一指令的運算結(jié)果時，便發(fā)生數(shù)據(jù)相關(guān)沖突。數(shù)據(jù)相關(guān)：在一個程序中，如果必須等前一條指令執(zhí)行完畢后才能執(zhí)行后一條指令，那么這條指令就是數(shù)據(jù)相關(guān)的。2.數(shù)據(jù)相關(guān)54數(shù)據(jù)相關(guān)沖突的解決流水CPU的運算器中特意設(shè)置若干運算結(jié)果緩沖寄存器，暫時保留運算結(jié)果，便于后繼指令直接使用，稱為定向傳送技術(shù)定向傳送技術(shù)55控制相關(guān)沖突 控制相關(guān)沖突是由轉(zhuǎn)移指令引起的。解決方法：延遲

18、轉(zhuǎn)移法 由編譯程序重排指令序列來實現(xiàn) 基本思想：先執(zhí)行再轉(zhuǎn)移 轉(zhuǎn)移預測法 硬件方法實現(xiàn) 基本思想：依指令過去行為預測將來行為3.控制相關(guān)56【例4】 流水線中有三類數(shù)據(jù)相關(guān)沖突：寫后讀（RAW）相關(guān)；讀后寫（WAR）相關(guān)；寫后寫（WAW）相關(guān)。判斷以下三組指令各存在哪種類型的數(shù)據(jù)相關(guān)。（1） I1ADDR1，R2， R3； (R2) (R3) R1 I2 SUBR4，R1， R5 ；(R1) (R5) R4（2）I3 STAM （ x ）， R3；(R3) M(x)， M(x) 是存儲 單元I4 ADDR3，R4，R5； (R4) (R5) R3（3）I5MUL R3，R1，R2； (R1)

19、x (R2) R3 I6 ADD R3，R4，R5； (R4) (R5) R357 解：第(1)組指令中，I1指令運算結(jié)果應先寫入R1，然后在I2指令中讀出R1內(nèi)容。由于I2指令進入流水線，變成I2指令在I1指令寫入R1前就讀出R1內(nèi)容，發(fā)生RAW相關(guān)。 第(2)組指令中，I3 指令應先讀出 R3內(nèi)容并存入存儲單元M(x)，然后在 I4指令中將運算結(jié)果寫入R3 。但由于I4進入流水線，變成I4指令在I2指令讀出R3內(nèi)容前就寫入R3, 發(fā)生W AR相關(guān)。 第(3)組指令中，如果 I6 指令的加法運算完成時間早于 I5 指令的乘法運算時間，變成指令I(lǐng)6 在指令 寫入I5前就寫入R34 ，導致R3的

20、內(nèi)容錯誤，發(fā)生WAW相關(guān)。581Pentium的技術(shù)性能Pentium是Intel公司生產(chǎn)的超標量流水處理器；早期使用5V工作電壓，后期使用3.3V工作電壓；CPU的主頻是片外主總線時鐘頻率的倍頻；CPU它是一個32位微處理器；通向存儲器的外部數(shù)據(jù)總線寬度為64位；CPU外部地址總線寬度是36位，但一般使用32位寬；物理地址空間為4096MB（4GB）；虛擬地址空間為64TB，分頁模式除支持4KB頁面外還支持2MB和4MB頁面；5.8.4 奔騰CPU59CPU內(nèi)部分別設(shè)置指令 cache 和數(shù)據(jù)cache,外部還可接L2cache；CPU采用U，V兩條指令流水線，能在一時鐘周期內(nèi)發(fā)射兩條簡單的

21、整數(shù)指令，也可發(fā)射一條浮點指令；操作控制器采用硬布線控制和微程序控制相結(jié)合的方式；Pentium具有非固定長度的指令格式，9種尋址方式，191條指令。60BTB轉(zhuǎn)移目標緩沖TLB64位數(shù)據(jù)總線頁面部件預取緩沖(2套)指令譯碼控制部件總 線 部 件控制 ROM地 址 產(chǎn) 生 U流水線地 址產(chǎn) 生V流水線整數(shù)寄存器堆ALU U流水線ALU V流水線桶形移位器浮點部件控制寄存器堆加法除法乘法TLB數(shù)據(jù)cache8KB32位地址總線323232323232轉(zhuǎn)移驗證和目標地址指令cache8KB256指令指針預取地址64位數(shù)據(jù)總線32位地址總線控制808061 新型體系結(jié)構(gòu)特點1.超標量流水線2.指令C

22、ache和數(shù)據(jù)Cache3.浮點單元4.專一預測62（1）超標量流水線超標量流水線是 Pentium 系統(tǒng)結(jié)構(gòu)的核心；由U U和和V V兩條指令流水線兩條指令流水線構(gòu)成；每條流水線都有自己的ALUALU、地址生成電路地址生成電路、與數(shù)據(jù)數(shù)據(jù)CacheCache的接口；兩個指令預取緩沖器，每個都是32字節(jié)，負責由指令Cache或主存取指令并放入其中。63 指令譯碼器1.完成譯碼指令2.指令配對檢查 發(fā)射一對指令必須滿足如下條件：1.兩條指令是簡單指令;2.兩條指令不發(fā)生數(shù)據(jù)相關(guān)；3.每條指令不同時含有立即數(shù)和偏移量；4.只有I1允許帶有指令前綴。64（2）指令Cache和數(shù)據(jù)Cache奔騰CPU

23、分設(shè)指令Cache和數(shù)據(jù)Cache，各為8K。指令Cache只讀，以單端口256位向指令預取緩沖器提供超常指令字代碼。數(shù)據(jù)Cache是可讀寫的，雙端口，每個端口32位，兩個Cache與64位數(shù)據(jù)，32位地址的CPU內(nèi)部總線相連。兩個Cache都是2路組相聯(lián)結(jié)構(gòu)，每個32字節(jié)。兩個Cache都使用物理地址。65（3）浮點運算部件 Pentium CPU的8段流水浮點運算器 前4段為1. 指令預取（PF）2. 指令譯碼（D1）3. 地址生成（D2）4. 取操作數(shù)（EX） 在U，V流水線中完成。66后4段為1.執(zhí)行1（X1）2.執(zhí)行2（X2）3.結(jié)果寫回寄存器堆（WF）4.錯誤報告（ER）在浮點運算

24、部件中完成。（4）動態(tài)轉(zhuǎn)移預測技術(shù)Pentium采用動態(tài)轉(zhuǎn)移預測技術(shù)使得執(zhí)行轉(zhuǎn)移指令時流水線不斷流。675.9.1 RISC機器的特點RISC的三個基本要素： （1）一個有限的簡單的指令集； （2）CPU配備大量的通用寄存器； （3）強調(diào)對指令流水線的優(yōu)化。5.9 RISC CPU68 RISC機器的特征：1. 使用等長指令。2. 尋址方式少且簡單。3. 只有取數(shù)指令、存數(shù)指令訪問存儲器。4. 指令集中的指令數(shù)目少，指令格式。5. 指令功能簡單，控制多采用硬布線方式。6. 平均而言，所有指令的執(zhí)行時間為一個處理時鐘周期。697. 指令格式中，用于指派整數(shù)寄存器的個數(shù)不少于32個，用于指派浮點寄

25、存器的個數(shù)不少于16個。 8. 強調(diào)通用寄存器資源的優(yōu)化使用。9. 支持指令流水并強調(diào)指令流水的優(yōu)化使用。10.RISC技術(shù)的復雜性在它的編譯程序。70表表5.6 CISC與與RICS的主要特征對比的主要特征對比比較內(nèi)容CISCRISC指令系統(tǒng)復雜，龐大簡單,精簡指令數(shù)目一般大于200一般小于100指令格式一般大于4一般小于4尋址方式一般大于4一般小于4指令字長不固定等長可訪問指令不加限制只有LOAD/STORE各種指令使用頻率相差很大相差不大各種指令使用時間相差很大基本上在一個周期完成優(yōu)化編碼實現(xiàn)很難較容易程序源代碼長度較短較長控制器實現(xiàn)方式基本為微程序控制基本上是硬布線控制軟件系統(tǒng)開發(fā)時間

26、較短較長71 188110CPU88110CPU結(jié)構(gòu)框圖結(jié)構(gòu)框圖5.9.2 RISC CPU實例72三個Cache：指令Cache 數(shù)據(jù)Cache 目標指令Cache兩個寄存器堆：通用寄存器堆 擴展寄存器堆12個執(zhí)行功能部件LOAD/STORE讀寫部件 超標量指令派遣/轉(zhuǎn)移部件整數(shù)運部件（2個） 浮點加法部件 乘法部件除法部件 圖形處理部件（2個） 位處理部件7328811088110的指令流水線的指令流水線74753指令動態(tài)調(diào)度策略指令動態(tài)調(diào)度策略88110的動態(tài)調(diào)度策略按序發(fā)射按序完成記分牌用以判斷能否發(fā)射指令76【例5】超標度為2的超標量流水線結(jié)構(gòu)模型如圖5.42（a）所示。它分為4個段

27、，即取指（F）段、譯碼（D）段、執(zhí)行（E）段和寫回（W）段。F，D，W段只需1個時鐘周期完成。E段有多個功能部件，期中LOAD/要STORE部件完成數(shù)據(jù)cache訪問，只需1個時鐘周期；加法器完成需2個時鐘周期，乘法器需3個時鐘周期，它們都已流水化。F段和D段要求成對的輸入。E段有內(nèi)部數(shù)據(jù)定向傳送，結(jié)果生成即可使用。77現(xiàn)有如下6條指令序列，期中I1，I2有RAW相關(guān)，I3，I4有WAR相關(guān)，I5，I6有WAW相關(guān)和RAW相關(guān)。I1LADR1，A ；M（A）R1，M（A）是存儲器單元I2ADDR2，R1；（R2）（R1）R2I3ADDR3，R4；（R3）（R4）R3I4MULR4，R5；（R4

28、）（R5）R4I5LADR6，B ； M（B）R6，M（B）是存儲器單元I6MULR6，R7；（R6）（R7）R678請畫出：（1）按序發(fā)射按序完成各段推進情況圖；（2）按序發(fā)射按序完成的流水線時空圖。解：（1）按序發(fā)射按序完成各段情況推進圖如圖5.42（b）所示。由于I1，I2間有RAW相關(guān)，I2要推遲一個時鐘才能發(fā)射。類似的情況也存在于I5，I6之間。79I3，I4之間有WAR相關(guān)，但按序發(fā)射，即使I3，I4并行操作，也不會導致錯誤。I5，I6間還有WAW相關(guān)，只要I6的完成放在I5之后，就不會出錯。注意，I5實際上已在時鐘6執(zhí)行完畢，但一直推遲到時鐘9才寫回，這是為了保持按序完成。超標量

29、流水線完成6條指令的執(zhí)行任務總共需要10個時鐘周期。 （2）根據(jù)各段推進情況圖可畫出流水線時空圖，如圖5.42（c）所示。80 圖5.42 超標量流水線各段推進情況圖和時空圖取指段譯碼段執(zhí)行段寫回段12D1D2發(fā)射取存部件12加加乘乘2乘3(a) 超標量流水模型結(jié)構(gòu)I1I2I2I3I4I5I6I1I2I2 I3I4I5 I3I4I5I4 I6I5 I6 I6譯碼段執(zhí)行段I1I2I3I4I5I6寫回段2345678910時鐘(b) 各段推進情況815.10.1 多媒體技術(shù)的主要問題5.10 多媒體 CPU多媒體技術(shù) 指計算機把各種不同的電子媒質(zhì)集成起來，統(tǒng)一進行存儲存儲，處理處理和傳輸傳輸。同時在這些部件之間建立邏輯連接，從而使整個系統(tǒng)具有交互性交互性。82 多媒體技術(shù)解決的主要問題：1. 圖像與聲音的壓縮技術(shù)2. 適應多媒體技術(shù)的軟件技術(shù)3. 計算機系統(tǒng)結(jié)構(gòu)方面的技術(shù)83 一種多媒體擴展結(jié)構(gòu)技術(shù)，極大提高了計算機在多媒體和通信應用方式的功能。 Pentium CPU集成技術(shù)體現(xiàn)在：1. 采用種新的數(shù)據(jù)類型；2. 使用個64位寬的寄存器