集成邏輯電路的連接和驅(qū)動(dòng)

1、集成邏輯電路的連接和驅(qū)動(dòng)集成邏輯電路的連接和驅(qū)動(dòng) 一、實(shí)驗(yàn)?zāi)康囊?、?shí)驗(yàn)?zāi)康?1、掌握TTL、CMOS集成電路輸入電路與輸出電路的性質(zhì)。 2、掌握集成邏輯電路相互銜接時(shí)應(yīng)遵守的規(guī)則和實(shí)際銜接方法。二、實(shí)驗(yàn)預(yù)習(xí)要求二、實(shí)驗(yàn)預(yù)習(xí)要求 1、 自擬各實(shí)驗(yàn)記錄用的數(shù)據(jù)表格，及邏輯電平記錄表格。 2、 熟悉所用集成電路的引腳功能。 3、認(rèn)真復(fù)習(xí)知識(shí)要點(diǎn)所述內(nèi)容。 三、實(shí)驗(yàn)原理三、實(shí)驗(yàn)原理 1、TTL電路輸入輸出電路性質(zhì) 當(dāng)輸入端為高電平時(shí)，輸入電流是反向二極管的漏電流，電流極小。其方向是從外部流入輸入端。當(dāng)輸入端處于低電平時(shí)，電流由電源 VCC 經(jīng)內(nèi)部電路流出輸入端，電流較大，當(dāng)與上一級(jí)電路銜接時(shí)，將決定上

2、級(jí)電路應(yīng)具的負(fù)載能力。高電平輸出電壓在負(fù)載不大時(shí)為3.5V左右。低電平輸出時(shí)，允許后級(jí)電路灌入電流，隨著灌入電流的增加，輸出低電平將升高，一般LS系列TTL電路允許吸收后級(jí)20個(gè)LS系列標(biāo)準(zhǔn)門的灌入電流。最大允許低電平輸出電壓為0.4V。 2、CMOS電路輸入輸出電路性質(zhì) 一般CC系列的輸入阻抗可高達(dá)1010，輸入電容在5pf以下，輸入高電平通常要求在3.5V以上，輸入低電平通常為1.5V以下。因CMOS電路的負(fù)載能力較小，僅可驅(qū)動(dòng)少量的CMOS電路。當(dāng)輸出端負(fù)載很輕時(shí)，輸出高電平將十分接近電源電壓；輸出低電平時(shí)將十分接近地電位。 在高速CMOS電路54/74HC系列中的一個(gè)子系列54/74H

3、CT，其輸入電平與TTL電路完全相同，因此在相互取代時(shí)，不需考慮電平的匹配問題。 3、集成邏輯電路的銜接 在實(shí)際的數(shù)字電路系統(tǒng)中總是將一定數(shù)量的集成邏輯電路按需要前后連接起來。這時(shí)，前級(jí)電路的輸出將與后級(jí)電路的輸入相連并驅(qū)動(dòng)后級(jí)電路工作。這就存在著電平的配合和負(fù)載能力這兩個(gè)需要妥善解決的問題?？捎孟铝袔讉€(gè)表達(dá)式來說明連接時(shí)所要滿足的條件 VOH （前級(jí)） ViH （后級(jí)） VOL （前級(jí)） ViL （后級(jí)） IOH （前級(jí)） nIiH （后級(jí)） IOL （前級(jí)） nIIl （后級(jí)） n為后級(jí)門的數(shù)目 (1) TTL與TTL的連接 TTL集成邏輯電路的所有系列，由于電路結(jié)構(gòu)形式相同，電平配合比較

4、方便，不需要外接元件可直接連接，不足之處是受低電平時(shí)負(fù)載能力的限制。表21列出了74系列TTL電路的扇出系數(shù)。表21(2) TTL驅(qū)動(dòng)CMOS電路TTL電路驅(qū)動(dòng)CMOS電路時(shí)，由于CMOS電路的輸入阻抗高，故此驅(qū)動(dòng)電流一般不會(huì)受到限制，但在電平配合問題上，低電平是可以的，高電平時(shí)有困難，因?yàn)門TL電路在滿載時(shí)，輸出高電平通常低于CMOS電路對輸入高電平的要求，因此為保證TTL輸出高電平時(shí)，后級(jí)的CMOS電路能可靠工作，通常要外接一個(gè)提拉電阻R，如圖21所示，使輸出高電平達(dá)到3.5V以上，R的取值為 26.2K較合適，這時(shí)TTL后級(jí)的CMOS電路的數(shù)目實(shí)際上是沒有什么限制的。 圖21 TTL電路

5、驅(qū)動(dòng)CMOS電路 (3) CMOS驅(qū)動(dòng)TTL電路CMOS的輸出電平能滿足TTL對輸入電平的要求，而驅(qū)動(dòng)電流將受限制，主要是低電平時(shí)的負(fù)載能力。表42列出了一般CMOS電路驅(qū)動(dòng)TTL電路時(shí)的扇出系數(shù)，從表中可見，除了74HC系列外的其它CMOS電路驅(qū)動(dòng)TTL的能力都較低。表22既要使用此系列又要提高其驅(qū)動(dòng)能力時(shí)，可采用以下兩種方法： a、采用CMOS驅(qū)動(dòng)器，如CC4049、CC4050是專為給出較大驅(qū)動(dòng)能力而設(shè)計(jì)的CMOS電路。 b、幾個(gè)同功能的CMOS電路并聯(lián)使用，即將其輸入端并聯(lián)，輸出端并聯(lián)（TTL電路是不允許并聯(lián)的）。 (4) CMOS與CMOS的銜接 CMOS電路之間的連接十分方便，不需

6、另加外接元件。對直流參數(shù)來講，一個(gè)CMOS電路可帶動(dòng)的CMOS電路數(shù)量是不受限制，但在實(shí)際使用時(shí)，應(yīng)當(dāng)考慮后級(jí)門輸入電容對前級(jí)門的傳輸速度的影響，電容太大時(shí)，傳輸速度要下降，因此在高速使用時(shí)要從負(fù)載電容來考慮。CMOS電路在10MHz以上速度運(yùn)用時(shí)應(yīng)限制在20個(gè)門以下。四、實(shí)驗(yàn)設(shè)備與器件、實(shí)驗(yàn)設(shè)備與器件 1、5V直流電源 2、邏輯電平開關(guān) 3、邏輯電平顯示器 4、邏輯筆 5、直流數(shù)字電壓表 6、直流毫安表 7、74LS002 CC4001 74HC00 電 阻： 100 470 3K 電位器： 47K 10K 4.7K 五、實(shí)驗(yàn)內(nèi)容五、實(shí)驗(yàn)內(nèi)容1、測試TTL電路74LS00及CMOS電路CC4

7、001的輸出特性 (a) (b) 圖22 74LS00與非門與CC4001或非門電路引腳排列 測試電路如圖23所示，圖中以與非門74LS00為例畫出了高、低電平兩種輸出狀態(tài)下輸出特性的測量方法。改變電位器RW 的阻值，從而獲得輸出特性曲線，R為限流電阻。 (a) 高電平輸出 (b) 低電平輸出 圖23 與非門電路輸出特性測試電路(1) 測試TTL電路74LS00的輸出特性 在實(shí)驗(yàn)裝置的合適位置選取一個(gè)14P插座。插入74LS00，R取為100，高電平輸出時(shí)，RW取47K，低電平輸出時(shí)，RW 取10K，高電平測試時(shí)應(yīng)測量空載到最小允許高電平(2.7V)之間的一系列點(diǎn)；低電平測試時(shí)應(yīng)測量空載到最大

8、允許低電平(0.4V)之間的一系列點(diǎn)。(2) 測試CMOS電路CC4001的輸出特性 測試時(shí)R取為470，RW 取4.7K 高電平測試時(shí)應(yīng)測量從空載到輸出電平降到4.6V為止的一系列點(diǎn)；低電平測試時(shí)應(yīng)測量從空載到輸出電平升到0.4V為止的一系列點(diǎn)。 2、TTL電路驅(qū)動(dòng)CMOS電路 用74LS00 的一個(gè)門來驅(qū)動(dòng)CC4001的四個(gè)門，實(shí)驗(yàn)電路如圖21，R取3K。測量連接3K與不連接3K電阻時(shí)74LS00的輸出高低電平及CC4001的邏輯功能，測試邏輯功能時(shí)，可用實(shí)驗(yàn)裝置上的邏輯筆進(jìn)行測試，邏輯筆的電源VCC 接5V，其輸入口1NPVT通過一根導(dǎo)線接至所需的測試點(diǎn)。 3、CMOS電路驅(qū)動(dòng)TTL 電路， 電路如圖24所示，被驅(qū)動(dòng)的電路用74LS00的八個(gè)門并聯(lián)。 電路的輸入端接邏輯開關(guān)輸出插口，八個(gè)輸出端分別接邏輯電平顯示的輸入插口。先用CC4001的一個(gè)門來驅(qū)動(dòng)，觀測CC4001的輸出電平和74LS00的邏輯功能。 然后將CC4001的其余三個(gè)門，一個(gè)個(gè)并聯(lián)到第一個(gè)門上（輸入與輸入，輸出與輸出并聯(lián)），分別觀察CMOS的輸出電平及74LS00的邏輯功能。最后用1/4 74HC00代替1/4 CC4001，測試其輸出電平及系統(tǒng)