基于FPGA的數(shù)字系統(tǒng)設(shè)計_1

1、1 基于基于FPGAFPGA的數(shù)字系統(tǒng)的數(shù)字系統(tǒng) 設(shè)計設(shè)計 電子工程學(xué)院 竇 衡 聯(lián)系地點：清水河科研樓 B425、沙河逸夫樓405 電話： 83207082 E-mail: 2教材：英文版美Michael D.Ciletti 著3教材：中文版美Michael D.Ciletti 著張雅綺、李鏘 等譯4讀者對象：讀者對象： 適用于學(xué)習(xí)中、高級數(shù)字設(shè)計課程的學(xué)生教材的特點：教材的特點：（1）重點討論現(xiàn)代數(shù)字電路系統(tǒng)的設(shè)計方法。（2）討論基于Verilog 2001和2005，且可綜合的RTL描 述和算法建模的設(shè)計風(fēng)格。（3）討論了可綜合和不可綜合循環(huán)的區(qū)別。（4）講述了如何應(yīng)用ASM和ASMD圖

2、進行行為級建模。（5）深入論述了基于Verilog 2001和2005的數(shù)字處理系 統(tǒng)、RISC計算機和各種數(shù)據(jù)通道控制器、異步和 同步FIFO設(shè)計的算法和架構(gòu)及綜合的設(shè)計實例。（6）給出了150多個經(jīng)過完全驗證的設(shè)計實例。（7）每章后均設(shè)計了一些涉及面廣且有難度的習(xí)題。5 第1章 數(shù)字設(shè)計方法概論 基于基于FPGA的數(shù)字系統(tǒng)設(shè)計的數(shù)字系統(tǒng)設(shè)計: 工作平臺: 計算機 開發(fā)平臺: FPGA開發(fā)設(shè)計軟件 （仿真、綜合、布局布線等） 設(shè)計語言: 硬件描述語言、系統(tǒng)描述語言 驗證、實現(xiàn)載體: FPGA可編程邏輯器件 實現(xiàn)目標(biāo)：FPGA芯片構(gòu)成的可編程單片 系統(tǒng) （SoPC系統(tǒng)）6 EDA（Electr

3、onic Design Automation）其廣義定義范圍包括：半導(dǎo)體工藝設(shè)計自動化、可編程器件設(shè)計自動化、電子系統(tǒng)設(shè)計自動化、印刷電路板設(shè)計自動化、仿真與測試，故障診斷自動化、形式驗證自動化 統(tǒng)稱為EDA工程7數(shù)字設(shè)計方法 經(jīng)典設(shè)計方法： 基于電路原理圖的人工設(shè)計法現(xiàn)代設(shè)計方法： 基于計算機語言的EDA設(shè)計法8一、 數(shù)字設(shè)計方法發(fā)展歷程第一代：70年代 手工操作、PCB和IC版圖的CAD階段第二代：80年代 仿真和自動布局布線等的CAE階段第三代：90年代 高級硬件描述語言、系統(tǒng)級仿真和綜 合。實現(xiàn)“概念驅(qū)動工程”（Concept Driver Engineering, CDE ）的夢想。

4、 9集成電路設(shè)計方法的發(fā)展過程10二、數(shù)字系統(tǒng)設(shè)計的基本特征 1. 高級硬件描述語言(HDL)描述 2. Top-Down自上而下分層設(shè)計思想 111. 高級硬件描述語言 高級硬件描述語言(HDL_Hard Description Language)具有抽象的系統(tǒng)描述能力，是現(xiàn)代EDA技術(shù)的切入點，是設(shè)計者與設(shè)計自動化工具之間的橋梁?？蓪崿F(xiàn)系統(tǒng)級的仿真和邏輯綜合。據(jù)此實現(xiàn)大規(guī)模集成電路的設(shè)計，可極大縮短Time-to-Market 時間。12高級HDL特點：（1）可實現(xiàn)系統(tǒng)級直至底層電路級的描述。（2）可實現(xiàn)自頂向下的層次化設(shè)計。（3）支持各種層次的仿真。（4）可完成邏輯綜合。（5）設(shè)計與工藝

5、無關(guān)。（6）技術(shù)齊全，設(shè)計方法靈活。（7）語言標(biāo)準(zhǔn)、規(guī)范，易于共享和復(fù)用。132. Top-Down自上而下分層設(shè)計思想傳統(tǒng)設(shè)計方法是自下而上(Buttom-Up) 上 上設(shè)計分解 構(gòu)造系統(tǒng) 下 下14設(shè)計分解： 1. 確定設(shè)計目標(biāo) 2. 功能模塊分解 3. 進一步細(xì)分，直至可用市面上買到 的元器件構(gòu)建此模塊為止構(gòu)造系統(tǒng)： 1. 用市面上可買到的元器件構(gòu)建最底 層模塊 2. 用較低一層模塊構(gòu)造較高一層模塊 3. 構(gòu)造頂層模塊 4. 測試驗證與分析15固定功能元件電路板設(shè)計完整系統(tǒng)構(gòu)成系統(tǒng)測試與性能分析傳統(tǒng)設(shè)計方法流程：16傳統(tǒng)設(shè)計方法的缺點： 1. 設(shè)計依賴于手工和經(jīng)驗。 2. 設(shè)計依賴于現(xiàn)有

6、的通用元器件。 3. 設(shè)計后期的仿真和調(diào)試。 4. 自下而上設(shè)計思想的局限。 5. 設(shè)計實現(xiàn)周期長，耗時耗力，效率 低下。17現(xiàn)代設(shè)計方法是：自上而下設(shè)計(Top-Down)逐層描述、逐層仿真，保證滿足系統(tǒng)指標(biāo) 系統(tǒng)指標(biāo)規(guī)范行為級描述RTL級描述邏輯綜合物理實現(xiàn)設(shè)計流程18后仿真后仿真 行為級描述行為級描述邏輯綜合邏輯綜合寄存器傳輸（寄存器傳輸（RTL）級描述）級描述 ASIC自動布局布線（物理實現(xiàn)）自動布局布線（物理實現(xiàn)）門級網(wǎng)表輸出門級網(wǎng)表輸出CPLD/ FPGA行為級仿真行為級仿真門級仿真門級仿真RTL級仿真級仿真系統(tǒng)指標(biāo)規(guī)范系統(tǒng)指標(biāo)規(guī)范Top-Down 設(shè)計步驟第三層次第一層次第二層次

7、第四層次19三、EDA工程的設(shè)計方法1、行為描述法 行為描述：只描述系統(tǒng)模型的行為、功能，而不管其實現(xiàn)的硬件結(jié)構(gòu)。描述特點是設(shè)計文件簡潔、抽象。又稱高層描述。 行為描述的語言：高層次硬件描述語言 行為描述的基本特征：將系統(tǒng)的外部行為和內(nèi)部的具體硬件實現(xiàn)分隔開來。 體現(xiàn)了現(xiàn)代EDA工程的魅力。20三、EDA工程的設(shè)計方法2、IP復(fù)用法 IP Core (Intelligent Property Core) IP復(fù)用（IP Reuse）是指在集成電路設(shè)計過程中，通過繼承、共享或購買所需的知識產(chǎn)權(quán)內(nèi)核，然后再利用EDA工具進行設(shè)計、綜合和驗證，從而加速電子系統(tǒng)設(shè)計過程，降低開發(fā)風(fēng)驗。21IP核分為：

8、 硬核（Hard Core）：經(jīng)過流片驗證過的版圖形式的設(shè)計模塊，即版圖掩膜。 軟核（Soft Core）：經(jīng)過RTL級驗證的HDL代碼形式的設(shè)計模塊，即RTL級的HDL代碼。 固核（Firm Core）：針對具體工藝完成綜合驗證的網(wǎng)表形式的設(shè)計模塊，即綜合的網(wǎng)表。2223IP復(fù)用的必要： 現(xiàn)代大規(guī)模電子系統(tǒng)、SoC（SoPC） 的特點是： 集成度高（數(shù)百萬上千萬門） 功能復(fù)雜（內(nèi)含存儲器、DSP、MCU等）千萬門級的FPGA: Virtex-II/4/5/6/7、Stratix/II/III/IV/V 24 職業(yè)設(shè)計人才的設(shè)計能力平均為： 100 - 200門（人.天） IP核的設(shè)計與復(fù)用是

9、SOC的基礎(chǔ)和關(guān)鍵。SOC實例：Set-Top Box25 各類IP資源庫的建設(shè)和共享已形成一種規(guī)范，貫穿在系統(tǒng)設(shè)計的全過程。有關(guān)的數(shù)據(jù)庫系統(tǒng) 系統(tǒng)數(shù)據(jù)庫知識產(chǎn)權(quán)IP 數(shù)據(jù)庫工藝規(guī)則 數(shù)據(jù)庫通用模塊 數(shù)據(jù)庫 系統(tǒng)定義系統(tǒng)劃分、綜合實現(xiàn)、模塊映射 模塊生成器指定工藝屬性實現(xiàn)系統(tǒng)級結(jié)構(gòu)級電路級可選的庫資源是設(shè)計者能力的表征。26三、EDA工程的設(shè)計方法3、ASIC設(shè)計方法 ASIC_Application Specific Integrated Circuit 是根據(jù)某種整機或電子系統(tǒng) 的要求而專門設(shè)計的IC。 優(yōu)點：集成度高、速度快、可靠性好、保密 性好、體積小、功耗低、重量輕。27ASIC分類

10、: IC 通用IC 專用IC-ASIC 專用定制ASCP 專用標(biāo)準(zhǔn)ASSP 全定制ASIC 半定制ASIC28全定制ASIC: 設(shè)計師要定義芯片上所有晶體管的幾何圖形和工藝規(guī)則。 優(yōu)點：芯片性能最優(yōu)、速度快、功耗低。 缺點：開發(fā)周期長，費用高，只適合大批量生產(chǎn)。常用的半定制ASIC: 門陣列 (Gate Array) 標(biāo)準(zhǔn)單元 (Standard Cell) 可編程邏輯器件 (CPLD _ Complex Programmable Logic Device FPGA _ Field Programmable Gates Array) 29 FPGA與全定制ASIC性能指標(biāo)比較指 標(biāo)FPGA全定

11、制ASIC速 度很好很好集成度很好很好價 格很好很好（大批量）開發(fā)時間很好差樣品及仿真時間很好差制造時間很好差使用的難易成度很好差庫存風(fēng)險很好差開發(fā)工具的支持很好很好30ASIC的設(shè)計方法掩膜方法現(xiàn)場可編程方法全定制設(shè)計方法定制設(shè)計方法半定制設(shè)計方法硅編譯法可編程邏輯器件法 （CPLD/FPGA）31CPLD/FPGA設(shè)計ASIC的優(yōu)點： 1沒有投片風(fēng)險沒有投片風(fēng)險 現(xiàn)場布局、布線，下載完成系統(tǒng)現(xiàn)場布局、布線，下載完成系統(tǒng) 功能實現(xiàn)。功能實現(xiàn)。 2反復(fù)編程，反復(fù)擦除，反復(fù)使用反復(fù)編程，反復(fù)擦除，反復(fù)使用 3成本低成本低 4設(shè)計周期短設(shè)計周期短32可編程邏輯器件（FPGA）的發(fā)展趨勢： （1）更

12、高密度、更大容量的千萬門系統(tǒng)級。 （2）向低成本、低電壓、微功耗、微封裝和 環(huán)保型發(fā)展。 （3）IP資源復(fù)用理念將得到普遍認(rèn)同并成為 主要設(shè)計方式。 （4）MCU、DSP、MPU等嵌入式處理器IP將 成為FPGA應(yīng)用的核心。 SoPC成為FPGA的發(fā)展趨勢33FPGA與ASIC的融合：兩種方式實現(xiàn)SoPC_System on Programable Chip 1、在FPGA中嵌入CPU等內(nèi)核，獲得可編 程系統(tǒng)平臺。（Xilinx的PPC405、440， Microblaze等, Altera的Nios II等） 2、將可編程模塊置入ASIC之中，得到具 有可配置功能的ASIC。34三、EDA工

13、程的設(shè)計方法4、SoC設(shè)計方法SoC代表當(dāng)今電子設(shè)計的發(fā)展方向，其設(shè)計方法稱為高層次設(shè)計方法。 基本特征： （1）“自頂向下”的設(shè)計方法，對整個系統(tǒng) 進行方案設(shè)計和功能劃分，在單個（或 少數(shù)幾個）芯片上完成整個系統(tǒng)的功能。 （2）以IP核為設(shè)計基礎(chǔ)和核心。35三、EDA工程的設(shè)計方法4、SoC設(shè)計方法 基本特征： （3）以分層次的系統(tǒng)（硬、軟件）描述語言 為系統(tǒng)功能和結(jié)構(gòu)的主要描述手段。 （4）芯片的軟件設(shè)計與硬件設(shè)計同步進行。 （5）各模塊的綜合與驗證同步進行。36SoC芯片的一般設(shè)計流程37三、EDA工程的設(shè)計方法5、e-DA網(wǎng)上設(shè)計方法網(wǎng)上 e-service EDA方法的興起，通過網(wǎng)絡(luò)

14、將大的設(shè)計項目要求分發(fā)給多家專業(yè)EDA設(shè)計公司，可更快得到設(shè)計結(jié)果。充分利用網(wǎng)絡(luò)技術(shù)資源, IP知識產(chǎn)權(quán)、EDA人才資源共享，縮短產(chǎn)品開發(fā)時間（time_to_market）。38三、EDA工程的設(shè)計方法6、軟、硬件協(xié)同設(shè)計方法隨著SoC的發(fā)展，SoC所包含的嵌入式軟件所占的比重和作用將越來越大。SoC上軟硬件的平衡及協(xié)同工作將變得更為重要。 設(shè)計方法學(xué)上的突破：軟硬件協(xié)同設(shè)計。 系統(tǒng)描述語言： （VHDL、Verilog HDL） （C、C+）System C或其它3940軟硬件協(xié)同設(shè)計的一般流程圖： 系統(tǒng)描述HW/SW劃分 協(xié)同綜合 系統(tǒng)集成協(xié)同仿真、驗證軟件硬件問題：系統(tǒng)建模、系統(tǒng)描述語

15、言、軟硬件劃分、性能 評估、協(xié)同綜合、協(xié)同仿真、協(xié)同驗證。功能協(xié)同仿真41四、EDA工程理論基礎(chǔ)1、EDA工程的實現(xiàn)載體全定制ASIC芯片、半定制ASIC芯片、可編程ASIC芯片、可編程邏輯器件（CPLD、FPGA）42FPGA的結(jié)構(gòu)與ISPI/O BlockLogic BlockProgrammable Interconnect43四、EDA工程理論基礎(chǔ)2、EDA工程的設(shè)計語言 硬件描述語言(HDL_Hard Description Language) VHDL、 Verilog HDL、SystemVerilog、 Superlog、 SystemC、 （軟、硬件協(xié)同設(shè)計） SpecC 4

16、4四、EDA工程理論基礎(chǔ)3、系統(tǒng)建模數(shù)字系統(tǒng)的模型多種多樣，如下模型將數(shù)字系統(tǒng)分為控制部分、執(zhí)行部分和公共部分?？刂撇糠謭?zhí)行部分輸入輸出 公共部分(電源、時鐘、同步電路等)45四、EDA工程理論基礎(chǔ)3、系統(tǒng)建模 把整個的功能劃分為數(shù)據(jù)路徑和控制路徑整個功能整個功能數(shù)據(jù)路徑數(shù)據(jù)路徑 控制器控制器組合邏輯組合邏輯時序邏輯時序邏輯（FSM）46四、EDA工程理論基礎(chǔ)3、系統(tǒng)建模數(shù)字系統(tǒng)的控制部分一般用狀態(tài)機作為系統(tǒng)模型。狀態(tài)機分為兩種：MOORE型狀態(tài)機 MEALY型狀態(tài)機47四、EDA工程理論基礎(chǔ)4、高層次綜合數(shù)字系統(tǒng)可在不同層次上描述，如：算法層、寄存器傳輸層、邏輯層、電路層和版圖層。 在每個層

17、次上有不同領(lǐng)域的描述，分為行為領(lǐng)域描述、結(jié)構(gòu)領(lǐng)域描述和物理領(lǐng)域描述。 48數(shù)字系統(tǒng)各個層次的描述與綜合的關(guān)系：行為領(lǐng)域描述結(jié)構(gòu)領(lǐng)域描述物理領(lǐng)域描述 算法層寄存器傳輸層邏輯層電路層版圖層高層次綜合邏輯綜合邏輯綜合版圖綜合49數(shù)字系統(tǒng)設(shè)計的綜合分為三個層次：(1)高層次綜合（high-level synthesis）(2)邏輯綜合（logic synthesis）(3)版圖綜合（layout synthesis）高層次綜合： 給定數(shù)字系統(tǒng)的算法級行為描述、約束條件和目標(biāo)集合，在目標(biāo)集合中找出一個滿足約束條件、實現(xiàn)系統(tǒng)行為的結(jié)構(gòu)。 即抽象的高層描述向具體的低層描述的自動轉(zhuǎn)化。50高層次綜合的意義：

18、1、對于超大規(guī)模芯片設(shè)計和上市時間的壓力，高層次綜合是必由之路?？擅黠@提高設(shè)計速度，極大縮短設(shè)計周期。 2、對系統(tǒng)不同實現(xiàn)方案進行選擇。 3、對系統(tǒng)不同實現(xiàn)方案的性能（資源、速度等）作出初期評估。例：Y=A+B+C+D 的實現(xiàn)51四、EDA工程理論基礎(chǔ)5、仿真驗證 工作量占整個設(shè)計的60% 70% 主要手段：邏輯仿真技術(shù)、 靜態(tài)時序分析技術(shù)、 （形式驗證技術(shù)） 仿真(simulation): 指從電路的描述抽象出模型，然后將外部激勵信號或數(shù)據(jù)施加于此模型，通過觀察該模型在外部激勵信號作用下的反應(yīng)來判斷該電子系統(tǒng)是否達到了設(shè)計目標(biāo)。52仿真的層次與效率：電路級仿真 仿真對象是用晶體管、電阻、電容

19、組成的電路網(wǎng)路。工具如：SPICE門級仿真 針對以邏輯門和功能塊描述的電路系統(tǒng)。寄存器傳輸級仿真 電子系統(tǒng)由寄存器、存儲器、總線、運算單元等基本單元構(gòu)成，并描述數(shù)據(jù)在這些元件中流動的條件和過程。高層次仿真(行為仿真) 以行為算法和結(jié)構(gòu)的混合描述為對象。53 仿真驗證的充分性：不是100% 邏輯仿真存在的問題：（1）仿真輸入數(shù)據(jù)由用戶給出，輸入數(shù)據(jù) 的好壞決定了所能查出錯誤的多少。（2）輸出結(jié)果的分析要由有經(jīng)驗的人來進行。（3）由于輸入數(shù)據(jù)難以窮舉，不能保證查 出全部錯誤。驗證是一窮舉逼近過程。（4）需設(shè)計復(fù)雜的測試向量。54仿真的效率問題： 仿真過程中，邏輯門一個數(shù)量級的增加會導(dǎo)致仿真所需的周

20、期數(shù)3個數(shù)量級的增長。55四、EDA工程理論基礎(chǔ)6、形式驗證 形式驗證(formal verification): 是利用理論證明的方法和數(shù)學(xué)推導(dǎo)的方法來驗證設(shè)計結(jié)果的正確性。形式驗證基于嚴(yán)密的理論體系，可解決邏輯仿真存在的問題。 驗證的覆蓋率可達100% Mentor: FormalPro; Synopsys: Formality; Cadence: FormalCheck 56形式驗證的優(yōu)點： （1）更早發(fā)現(xiàn)設(shè)計缺陷，降低周期和成本。 （2）無需編寫復(fù)雜的測試向量。 （3）100%覆蓋率，提高驗證質(zhì)量。 （4）可與其它驗證方法結(jié)合使用。形式驗證的不足： （1）只適合模塊級或中小系統(tǒng)級的驗證

21、。 （2）驗證的完整性取決于特性是否被全面準(zhǔn) 確地表達。57 五、HDL硬件描述語言1、硬件描述語言 HDL語言是當(dāng)今EDA技術(shù)發(fā)展的突出代表。是EDA技術(shù)的切入點，是設(shè)計者與自動化工具之間的橋梁。特點：用HDL設(shè)計電路能夠獲得非常抽象的描述。 用HDL描述電路設(shè)計，在設(shè)計的前期就可以 完成電路功能級的驗證?？蓪崿F(xiàn)邏輯綜合。流行的HDL：VHDL （善于更高層設(shè)計） Verilog HDL（善于更低層設(shè)計）58 系統(tǒng)級（System Level） 算法級（Algorithmic Level） 寄存器傳輸級 （Register Transfer Level） 門級（Gate Level） 電路級

22、（Circuit Level）VHDLVerilog HDL59VHDLVerilog HDL語言基礎(chǔ)Pascal, Ada C數(shù)據(jù)類型數(shù)據(jù)類型多，用戶自定義類型，嚴(yán)格類型檢查數(shù)據(jù)類型簡單，無用戶定義類型，弱類型檢查設(shè)計重用用Package來共享函數(shù)、過程、類型和組件函數(shù)和過程必須在同一Module內(nèi)，可使用include庫存儲編譯過的Entity、Architecture、Package和Configuration沒有庫的概念VHDL與Verilog HDL的比較：60VHDLVerilog HDL大型設(shè)計能力Package、Configuration、Generate、Generic無設(shè)計

23、層次系統(tǒng)級至門級算法級至電路級過程和任務(wù)允許并發(fā)過程調(diào)用無結(jié)構(gòu)重復(fù)使用Generate使用Generate測試平臺Generic、Configuration很有用文件訪問類似硬件操作可讀性煩瑣，更像句子簡練，類似C易學(xué)性不易學(xué)，同一電路有多種建模方法容易掌握，類似C61 五、HDL硬件描述語言2、VHDL/Verilog語言的產(chǎn)生及發(fā)展 VHDL：Very High Speed Integrated Circuit Hardware Description Language VHDL由美國國防部組織開發(fā) 兩個版本：VHDL87 稱為IEEE1076-1987 VHDL93 稱為IEEE1076

24、-1993 96年 IEEE1076.3 成為綜合標(biāo)準(zhǔn) 最新版本：VHDL200262 Verilog HDL： 19831983年由年由GDA(GateWay Design Automation)GDA(GateWay Design Automation)公司的公司的Phil MoorbyPhil Moorby所創(chuàng)。所創(chuàng)。 Phil MoorbyPhil Moorby后來成為后來成為Verilog-XLVerilog-XL的的主要設(shè)計者和主要設(shè)計者和CadenceCadence公司的第一個合伙人。公司的第一個合伙人。 1984198519841985年，年，MoorbyMoorby設(shè)計出了第

25、一個設(shè)計出了第一個Verilog-XLVerilog-XL的的仿真器。仿真器。 19861986年，年，MoorbyMoorby提出了用于快速門級仿真的提出了用于快速門級仿真的XLXL算法。算法。 19901990年，年，CadenceCadence公司收購了公司收購了GDAGDA公司公司 19911991年，年，CadenceCadence公司公開發(fā)表公司公開發(fā)表VerilogVerilog語言，成立語言，成立了了OVI(Open Verilog International)OVI(Open Verilog International)組織來負(fù)責(zé)組織來負(fù)責(zé)Verilog HDLVerilog

26、 HDL語言的發(fā)展。語言的發(fā)展。 版本：Verilog HDL IEEE1364-1995 Verilog HDL IEEE1364-2001 Verilog HDL IEEE1364-200563五、HDL硬件描述語言3、HDL語言的特點 優(yōu)點： VHDL/Verilog是一種全方位的硬件描述語言。n 具有強大豐富的語言結(jié)構(gòu)，系統(tǒng)硬件描 述能力強、設(shè)計效率高；n 具有較高的抽象描述、多層次描述能力；n 支持庫和設(shè)計復(fù)用，支持模塊化設(shè)計；n 既可仿真也可綜合。 64一個可置數(shù)的16位計數(shù)器的電原理圖：65用VHDL描述的可置數(shù)16位計數(shù)器：66用Verilog描述的可置數(shù)16位計數(shù)器：67 H

27、DL語言可讀性強，易于修改和發(fā)現(xiàn)錯誤。 具有電路仿真與驗證機制以保證設(shè)計的正確。 特別是對HDL源代碼進行行為、功能仿真。 支持電路描述由高層到低層的綜合和轉(zhuǎn)換。 HDL語言可實現(xiàn)與工藝無關(guān)編程、與器件 無關(guān)設(shè)計。 移植性好。 HDL語言標(biāo)準(zhǔn)、規(guī)范，支持廣泛，易于共 享和移植復(fù)用。 容易實現(xiàn)ASIC移植。 用于產(chǎn)品開發(fā)，上市時間快，成本低。68 缺點： （1）VHDL放棄對電路級實現(xiàn)的控制，代之 抽象、高層描述。（向電路級描述的擴 展工作正在進行） Verilog系統(tǒng)級描述能力稍弱。 出現(xiàn)SystemVerilog等系統(tǒng)級描述語言。 （2）HDL不是100%能被綜合。 （3）綜合器綜合出的電路

28、性能不完美。 （4）綜合的效果隨工具的不同而不同。69五、HDL硬件描述語言4、HDL語言的開發(fā)環(huán)境 分為： HDL模擬器（仿真器） HDL綜合器 相應(yīng)軟件：仿真軟件和綜合軟件70仿真類： Model Tech公司的Modelsim Aldec 公司的 Active HDL Cadence公司的NC-Verilog、NC-VHDL、 NC-SIM 綜合類： Synplicity公司的Synplify/Synplify Pro Synopsys公司的FPGA compiler 、 Design Compiler、 Behavior Compiler Mentor公司的 LeonardoSpect

29、rum71Altera 公司：Quartus、Maxplus系列Xilinx 公司：ISE、Foundation、Aillance系列Lattice 公司：ispEXPERT、ispLEVER 系列集成化的開發(fā)系統(tǒng)（CPLD、FPGA）72后仿真（時序驗證）后仿真（時序驗證） 行為級描述（行為級描述（HDL建模）建模）邏輯綜合邏輯綜合寄存器傳輸（寄存器傳輸（RTL）級描述）級描述 ASIC自動布局布線（工藝映射）自動布局布線（工藝映射）門級網(wǎng)表輸出門級網(wǎng)表輸出CPLD/ FPGA行為級仿真（功能）行為級仿真（功能）門級仿真（后綜合設(shè)計確認(rèn)）門級仿真（后綜合設(shè)計確認(rèn)）RTL級仿真（功能）級仿真（

30、功能）設(shè)計規(guī)范設(shè)計規(guī)范設(shè)計劃分設(shè)計劃分設(shè)計整合與驗證設(shè)計整合與驗證六、基于FPGA的設(shè)計流程73設(shè)計規(guī)范設(shè)計規(guī)范描述設(shè)計實現(xiàn)的功能特性。包括： 功能、 定時、 硅面積、 功耗、 可測試性、 故障覆蓋率等設(shè)計準(zhǔn)則的詳細(xì)說明書74后仿真（時序驗證）后仿真（時序驗證） 行為級描述（行為級描述（HDL建模）建模）邏輯綜合邏輯綜合寄存器傳輸（寄存器傳輸（RTL）級描述）級描述 ASIC自動布局布線（工藝映射）自動布局布線（工藝映射）門級網(wǎng)表輸出門級網(wǎng)表輸出CPLD/ FPGA行為級仿真（功能）行為級仿真（功能）門級仿真（后綜合設(shè)計確認(rèn)）門級仿真（后綜合設(shè)計確認(rèn)）RTL級仿真（功能）級仿真（功能）設(shè)計規(guī)范

31、設(shè)計規(guī)范設(shè)計劃分設(shè)計劃分設(shè)計整合與驗證設(shè)計整合與驗證六、基于FPGA的設(shè)計流程75設(shè)計劃分劃分過程： 把一個復(fù)雜設(shè)計逐步劃分成較小而且較為簡單的功能單元。 自頂向下設(shè)計法、分層設(shè)計法。76后仿真（時序驗證）后仿真（時序驗證） 行為級描述（行為級描述（HDL建模）建模）邏輯綜合邏輯綜合寄存器傳輸（寄存器傳輸（RTL）級描述）級描述 ASIC自動布局布線（工藝映射）自動布局布線（工藝映射）門級網(wǎng)表輸出門級網(wǎng)表輸出CPLD/ FPGA行為級仿真（功能）行為級仿真（功能）門級仿真（后綜合設(shè)計確認(rèn)）門級仿真（后綜合設(shè)計確認(rèn)）RTL級仿真（功能）級仿真（功能）設(shè)計規(guī)范設(shè)計規(guī)范設(shè)計劃分設(shè)計劃分設(shè)計整合與驗證

32、設(shè)計整合與驗證六、基于FPGA的設(shè)計流程77行為級描述（HDL建模） 行為級描述以HDL等系統(tǒng)級描述語言進行系統(tǒng)建模。描述系統(tǒng)功能，而不是硬件電路。 行為級描述的優(yōu)點： 行為級建模的設(shè)計步驟：（1）快速創(chuàng)建一個設(shè)計的行為級原型電路 （與硬件細(xì)節(jié)無關(guān)）；（2）驗證它的功能；（3）利用一種綜合工具對設(shè)計進行優(yōu)化，并 將設(shè)計轉(zhuǎn)換成某種物理工藝。78后仿真（時序驗證）后仿真（時序驗證） 行為級描述（行為級描述（HDL建模）建模）邏輯綜合邏輯綜合寄存器傳輸（寄存器傳輸（RTL）級描述）級描述 ASIC自動布局布線（工藝映射）自動布局布線（工藝映射）門級網(wǎng)表輸出門級網(wǎng)表輸出CPLD/ FPGA行為級仿真（

33、功能）行為級仿真（功能）門級仿真（后綜合設(shè)計確認(rèn)）門級仿真（后綜合設(shè)計確認(rèn)）RTL級仿真（功能）級仿真（功能）設(shè)計規(guī)范設(shè)計規(guī)范設(shè)計劃分設(shè)計劃分設(shè)計整合與驗證設(shè)計整合與驗證六、基于FPGA的設(shè)計流程79行為級仿真（功能）行為級仿真（功能）形式驗證與功能仿真。仿真步驟： （1）測試方案擬定 （2）測試平臺設(shè)計 （3）測試執(zhí)行和模型驗證80后仿真（時序驗證）后仿真（時序驗證） 行為級描述（行為級描述（HDL建模）建模）邏輯綜合邏輯綜合寄存器傳輸（寄存器傳輸（RTL）級描述）級描述 ASIC自動布局布線（工藝映射）自動布局布線（工藝映射）門級網(wǎng)表輸出門級網(wǎng)表輸出CPLD/ FPGA行為級仿真（功能）行

34、為級仿真（功能）門級仿真（后綜合設(shè)計確認(rèn)）門級仿真（后綜合設(shè)計確認(rèn)）RTL級仿真（功能）級仿真（功能）設(shè)計規(guī)范設(shè)計規(guī)范設(shè)計劃分設(shè)計劃分設(shè)計整合與驗證設(shè)計整合與驗證六、基于FPGA的設(shè)計流程81寄存器傳輸級（RTL）描述 與RTL級仿真為什么需要寄存器傳輸級描述？寄存器傳輸級描述的特點：寄存器傳輸級（RTL）仿真（功能）82后仿真（時序驗證）后仿真（時序驗證） 行為級描述（行為級描述（HDL建模）建模）邏輯綜合邏輯綜合寄存器傳輸（寄存器傳輸（RTL）級描述）級描述 ASIC自動布局布線（工藝映射）自動布局布線（工藝映射）門級網(wǎng)表輸出門級網(wǎng)表輸出CPLD/ FPGA行為級仿真（功能）行為級仿真（功能）門級仿真（后綜合設(shè)計確認(rèn)）門級仿真（后綜合設(shè)計確認(rèn)）RTL級仿真（功能）級仿真（功能）設(shè)計規(guī)范設(shè)計規(guī)范設(shè)計劃分設(shè)計劃分設(shè)計整合與驗證設(shè)計整合與驗證六、基于FPGA的設(shè)計流程83設(shè)計整合與驗證 功能驗證正確的子單元，經(jīng)重新整合成一個完整的系統(tǒng)，必須再驗證整個系統(tǒng)的功能特性。84后仿真（時序驗證）后仿真（時序驗證） 行為級描述（行為級描述（HDL建模）建模）邏輯綜合邏輯綜合寄存器傳輸（寄存器傳輸（RTL）級描述）級描述 ASIC自動布局布線（工藝映射）自動布局布線（工藝映射）門級網(wǎng)表輸出門級網(wǎng)表輸出CPLD/ FPGA行為級仿真（功能）行為級仿真（功能）門級仿真（后綜合設(shè)計確認(rèn)）門級仿真（后