第7章 時序邏輯電路的應(yīng)用

1、 第第7章章 時序邏輯電路的應(yīng)用時序邏輯電路的應(yīng)用本章主要內(nèi)容本章主要內(nèi)容(1) 寄存器寄存器(2) 串行加法器串行加法器(3) 計數(shù)器計數(shù)器7.1寄存器寄存器n寄存器是數(shù)字系統(tǒng)和計算機中用來存放數(shù)據(jù)或代碼的一種寄存器是數(shù)字系統(tǒng)和計算機中用來存放數(shù)據(jù)或代碼的一種基本邏輯部件，它由多位觸發(fā)器連接而成?；具壿嫴考?，它由多位觸發(fā)器連接而成。n從具體用途來分，它有多種類型，如運算器中的從具體用途來分，它有多種類型，如運算器中的數(shù)據(jù)寄存數(shù)據(jù)寄存器器、存儲器中的、存儲器中的地址寄存器地址寄存器、控制器中的、控制器中的指令寄存器指令寄存器、I/O接口電路中的接口電路中的命令寄存器、狀態(tài)寄存器命令寄存器、狀

2、態(tài)寄存器等。等。n從基本功能上來分類，分為從基本功能上來分類，分為“沒有移位功能的代碼寄存器沒有移位功能的代碼寄存器”和和 “具有移位功能的移位寄存器具有移位功能的移位寄存器”。7.1.1 代碼寄存器代碼寄存器n主要用來接收、寄存和傳送數(shù)據(jù)或代碼。主要用來接收、寄存和傳送數(shù)據(jù)或代碼。n一個由一個由D觸發(fā)器構(gòu)成的觸發(fā)器構(gòu)成的4位代碼寄存器如下圖所示：位代碼寄存器如下圖所示：n由圖可見，由圖可見，4位輸入數(shù)據(jù)同時進入寄存器，寄存器的四個輸位輸入數(shù)據(jù)同時進入寄存器，寄存器的四個輸出端是同時有效的，這樣的寄存器稱為出端是同時有效的，這樣的寄存器稱為“并行輸入并行輸出并行輸入并行輸出”寄存器。寄存器。n

3、代碼寄存器常常需要接收控制和清零功能，如下圖所示：代碼寄存器常常需要接收控制和清零功能，如下圖所示：同步清零方式同步清零方式n當(dāng)當(dāng)LOAD=1(CLEAR=0)時，時鐘脈沖到來，數(shù)據(jù)進入寄存時，時鐘脈沖到來，數(shù)據(jù)進入寄存器。器。n當(dāng)當(dāng)CLEAR=1時，時鐘脈沖到來，將整個寄存器清時，時鐘脈沖到來，將整個寄存器清0；當(dāng)；當(dāng)CLEAR=0時，寄存器可以進行正常的數(shù)據(jù)輸入操作。時，寄存器可以進行正常的數(shù)據(jù)輸入操作。異步清零方式異步清零方式n在下圖所示的代碼寄存器中，其清在下圖所示的代碼寄存器中，其清0操作是通過觸發(fā)器的操作是通過觸發(fā)器的復(fù)位端復(fù)位端R來實現(xiàn)的，也稱為來實現(xiàn)的，也稱為異步清異步清0方式

4、。方式。n在這種方式下，清零操作是獨立于時鐘在這種方式下，清零操作是獨立于時鐘CP的。它與上圖的。它與上圖所示的同步清所示的同步清0方式不同，那里是靠時鐘脈沖本身將數(shù)據(jù)方式不同，那里是靠時鐘脈沖本身將數(shù)據(jù)“0”打入觸發(fā)器的。打入觸發(fā)器的。由由JK觸發(fā)器組成的觸發(fā)器組成的4位代碼寄存器位代碼寄存器n以上幾種代碼寄存器全為以上幾種代碼寄存器全為“并入并入-并出并出”寄存器。在介紹寄存器。在介紹了移位寄存器后，還會看到了移位寄存器后，還會看到“并入并入-串出串出”、“串入串入-并出并出”以及以及“串入串入-串出串出”的寄存器。的寄存器。(5-8) 所謂“移位”，就是將寄存器所存各位 數(shù)據(jù)，在每個移位

5、脈沖的作用下，向左或向右移動一位。根據(jù)移位方向，常把它分成左移寄存器、右移寄存器 和 雙向移位寄存器三種：寄存器左移(a)寄存器右移(b)寄存器雙向移位(c)7.1.2 移位寄存器移位寄存器(5-9)通?？砂磾?shù)據(jù)傳輸方式的不同對移位寄存器進行分類。移位寄存器的數(shù)據(jù)輸入方式有串行輸入和并行輸入之分。串行輸入就是在時鐘脈沖作用下，把要輸入的數(shù)據(jù)從一個輸入端依次一位一位地送入寄存器；并行輸入就是把輸入的數(shù)據(jù)從幾個輸入端同時送入寄存器。移位寄存器的輸出也有串行和并行之分。串行輸出就是在時鐘脈沖作用下，寄存器最后一位輸出端依次一位一位地輸出寄存器的數(shù)據(jù)；并行輸出則是寄存器的每個寄存單元均有輸出。FFFF

6、FFFFFFFFFFFFFFFFFFFFFFFFFFFF串入串出串入并出并入串出并入并出1. 移位寄存器的構(gòu)成移位寄存器的構(gòu)成 串入串入-串出的右移寄存器：串出的右移寄存器：假定：假定：寄存器初態(tài)為寄存器初態(tài)為0，VI I = 1101串行送入寄存器輸入串行送入寄存器輸入輸入信號每經(jīng)過輸入信號每經(jīng)過一級觸發(fā)器，移一級觸發(fā)器，移動了一個移存周動了一個移存周期，但波形形狀期，但波形形狀保持不變。保持不變。1Q2Q3Q4Q111012345678CPIV雙向移位寄存器雙向移位寄存器n既能左移又能右移的移位寄存器稱為雙向移位寄存器。下既能左移又能右移的移位寄存器稱為雙向移位寄存器。下圖表示了一個由圖表

7、示了一個由3位位D觸發(fā)器和相應(yīng)的控制電路構(gòu)成的雙觸發(fā)器和相應(yīng)的控制電路構(gòu)成的雙向移位寄存器。向移位寄存器。n雙向移位寄存器的控制與操作：雙向移位寄存器的控制與操作：左移控制左移控制右移控制右移控制操作操作00把寄存器清把寄存器清001右移右移10左移左移11不允許不允許n從邏輯結(jié)構(gòu)上看，移位寄存器有以下兩個顯著特征：(1)移位寄存器是由相同的寄存單元所組成。一般說來，寄存單元的個數(shù)就是移位寄存器的位數(shù)。為了完成不同的移位功能，每個寄存單元的輸出與其相鄰的下一個寄存單元的輸入之間的連接方式也不同。(2)所有寄存單元共用一個時鐘。在公共時鐘的作用下，各個寄存單元的工作是同步的。每輸入一個時鐘脈沖，

8、寄存器的數(shù)據(jù)就順序向左或向右移動一位。2. 移位寄存器的應(yīng)用移位寄存器的應(yīng)用例例1 利用移位寄存器進行代碼在兩個寄存器間的串行相互傳利用移位寄存器進行代碼在兩個寄存器間的串行相互傳送。送。(A) (B)如圖如圖7.7所示。所示。(A) (B)，且要求，且要求A的內(nèi)容不變的內(nèi)容不變?nèi)鐖D如圖7.8所示。所示。 圖圖7.7 (A) (B)的實現(xiàn)的實現(xiàn) n 圖圖7.8 (A) (B)的實現(xiàn)的實現(xiàn) 通常信息在線路上的傳遞是串行傳送，而終端的輸入或輸出往往是并行的，因而需對信號進行 串并行轉(zhuǎn)換或并串轉(zhuǎn)換。并入并出數(shù)據(jù)寄存并入串出多位數(shù)據(jù)共信道傳輸串入并出共信道傳輸數(shù)據(jù)接收串入串出數(shù)字延遲例例2 移位寄存器

9、在數(shù)據(jù)通信中的應(yīng)用。移位寄存器在數(shù)據(jù)通信中的應(yīng)用。n移位寄存器移位寄存器A采用采用“并入并入-串出串出”的工作方式，即它并行接的工作方式，即它并行接收系統(tǒng)收系統(tǒng)A中的數(shù)據(jù)，然后逐位移出數(shù)據(jù)到通信線路上；中的數(shù)據(jù)，然后逐位移出數(shù)據(jù)到通信線路上；n移位寄存器移位寄存器B采用采用“串入串入-并出并出”的工作方式，即它是逐位的工作方式，即它是逐位串行接收由通信線路上傳來的數(shù)據(jù)，每接收一位，移位一串行接收由通信線路上傳來的數(shù)據(jù)，每接收一位，移位一次。當(dāng)移位寄存器次。當(dāng)移位寄存器B被裝滿之后，再并行輸出到系統(tǒng)被裝滿之后，再并行輸出到系統(tǒng)B中中去。去。例例3 利用移位寄存器實現(xiàn)碼序列檢測器。利用移位寄存器實

10、現(xiàn)碼序列檢測器。7.2 串行加法器串行加法器n前面討論的加法器稱為前面討論的加法器稱為并行加法器并行加法器。相加的二進制數(shù)有多。相加的二進制數(shù)有多少位就相應(yīng)需要多少位全加器電路，各位的加法操作是并少位就相應(yīng)需要多少位全加器電路，各位的加法操作是并行進行的。行進行的。n在實際使用中，對于速度要求不高的場合，還可采用在實際使用中，對于速度要求不高的場合，還可采用串行串行加法器加法器。串行加法器串行加法器比較：比較：n串行加法器結(jié)構(gòu)比并行加法器簡單，所用設(shè)備較省。串行加法器結(jié)構(gòu)比并行加法器簡單，所用設(shè)備較省。n串行加法器速度比并行加法器慢，實現(xiàn)串行加法器速度比并行加法器慢，實現(xiàn)n位二進制數(shù)相加，位二

11、進制數(shù)相加，串行加法器需要串行加法器需要n個個CP脈沖才能完成，而并行加法器只需脈沖才能完成，而并行加法器只需一個一個CP脈沖即可完成。脈沖即可完成。(5-23) 1、計數(shù)器的概念和分類、計數(shù)器的概念和分類（1）. 計數(shù)器的概念 計數(shù)器是一種用來對輸入脈沖進行計數(shù)的時序邏輯電路 記憶輸入脈沖的個數(shù)。用于定時、分頻、產(chǎn)生節(jié)拍脈沖及進行數(shù)字運算等等。（2）. 計數(shù)器的分類按工作方式分：同步計數(shù)器和異步計數(shù)器。按功能分：加法計數(shù)器、減法計數(shù)器和可逆計數(shù)器。按計數(shù)器的計數(shù)循環(huán)規(guī)律(或稱模數(shù))來分：二進制計數(shù)器、十進制計數(shù)器、二十進制計數(shù)器等等。 7.3 計數(shù)器計數(shù)器2. 二進制同步計數(shù)器二進制同步計數(shù)

12、器n特點特點：計數(shù)脈沖同時作用到各位觸發(fā)器的：計數(shù)脈沖同時作用到各位觸發(fā)器的CP端，當(dāng)計數(shù)端，當(dāng)計數(shù)脈沖到來后，該翻轉(zhuǎn)的觸發(fā)器都同時翻轉(zhuǎn)。同步計數(shù)器也脈沖到來后，該翻轉(zhuǎn)的觸發(fā)器都同時翻轉(zhuǎn)。同步計數(shù)器也稱并行計數(shù)器。稱并行計數(shù)器。(1) 二進制同步加二進制同步加1計數(shù)器計數(shù)器n計數(shù)器的計數(shù)器的“模?！保?計數(shù)器工作時總是從某個起始狀態(tài)出發(fā)，依次經(jīng)過所有狀計數(shù)器工作時總是從某個起始狀態(tài)出發(fā)，依次經(jīng)過所有狀態(tài)后完成一次循環(huán)，通常稱一次循環(huán)所包括的狀態(tài)數(shù)為態(tài)后完成一次循環(huán)，通常稱一次循環(huán)所包括的狀態(tài)數(shù)為計數(shù)器的計數(shù)器的“模?！薄3位二進制同步加位二進制同步加1計數(shù)器的狀態(tài)轉(zhuǎn)換圖如下圖所示。由計數(shù)器的

13、狀態(tài)轉(zhuǎn)換圖如下圖所示。由圖可見圖可見,該計數(shù)器的模為該計數(shù)器的模為8。0 0 00 0 10 1 00 1 11 1 11 1 01 0 11 0 0用用D觸發(fā)器構(gòu)成三位二進制同步加觸發(fā)器構(gòu)成三位二進制同步加1計數(shù)器計數(shù)器n第一步：列出狀態(tài)轉(zhuǎn)換表（簡稱狀態(tài)表）第一步：列出狀態(tài)轉(zhuǎn)換表（簡稱狀態(tài)表）n第二步：列出觸發(fā)器的激勵函數(shù)表（簡稱激勵表），以求第二步：列出觸發(fā)器的激勵函數(shù)表（簡稱激勵表），以求出各觸發(fā)器的出各觸發(fā)器的D端激勵函數(shù)表達式。端激勵函數(shù)表達式。從次態(tài)真值表推出激勵表從次態(tài)真值表推出激勵表(以以D觸發(fā)器為例觸發(fā)器為例) D觸發(fā)器的次態(tài)真值表觸發(fā)器的次態(tài)真值表 D觸發(fā)器的激勵表觸發(fā)器的

14、激勵表輸入輸入現(xiàn)態(tài)現(xiàn)態(tài)次態(tài)次態(tài)DQQn+1 000010101111現(xiàn)態(tài)現(xiàn)態(tài)次態(tài)次態(tài)輸入輸入QQn+1 D0001000111113位二進制加位二進制加1計數(shù)器的激勵表計數(shù)器的激勵表現(xiàn)態(tài)現(xiàn)態(tài)次態(tài)次態(tài)激勵函數(shù)激勵函數(shù)Q3 Q2 Q1Q3n+1 Q2n+1 Q1n+1D3 D2 D10 0 00 0 10 0 10 0 10 1 00 1 00 1 00 1 10 1 10 1 11 0 01 0 01 0 01 0 11 0 11 0 11 1 01 1 01 1 01 1 11 1 11 1 10 0 00 0 0n第三步：利用卡諾圖化簡，得到第三步：利用卡諾圖化簡，得到D3,D2,D1的的激

15、勵函數(shù)表達式：激勵函數(shù)表達式：112121232132313QDQQQQDQQQQQQQDn第四步：根據(jù)激勵函數(shù)表達式畫出邏輯圖第四步：根據(jù)激勵函數(shù)表達式畫出邏輯圖(2) 二進制同步減二進制同步減1計數(shù)器計數(shù)器減減1計數(shù)器的計數(shù)器的狀態(tài)圖與二進制同步加狀態(tài)圖與二進制同步加1計數(shù)器相似，僅流向計數(shù)器相似，僅流向相反。相反。(3) 可逆計數(shù)器可逆計數(shù)器n可逆計數(shù)器是可逆計數(shù)器是兼有遞加和遞減兩種功能兼有遞加和遞減兩種功能的計數(shù)器，它能按的計數(shù)器，它能按照給定的控制信號從遞加計數(shù)轉(zhuǎn)換成遞減計數(shù)，或者從遞照給定的控制信號從遞加計數(shù)轉(zhuǎn)換成遞減計數(shù)，或者從遞減計數(shù)轉(zhuǎn)換成遞加計數(shù)，所以也稱可逆計數(shù)器為減計數(shù)

16、轉(zhuǎn)換成遞加計數(shù)，所以也稱可逆計數(shù)器為雙向計數(shù)雙向計數(shù)器器。n為了實現(xiàn)加、減計數(shù)功能，可逆計數(shù)器應(yīng)設(shè)為了實現(xiàn)加、減計數(shù)功能，可逆計數(shù)器應(yīng)設(shè)“加加1控制控制”和和“減減1控制控制”，有的還設(shè)有，有的還設(shè)有“計數(shù)控制計數(shù)控制”。一個由。一個由T觸發(fā)觸發(fā)器及有關(guān)控制電路構(gòu)成的可逆二進制同步計數(shù)器如器及有關(guān)控制電路構(gòu)成的可逆二進制同步計數(shù)器如圖圖7.19所示所示。 圖圖7.19 可逆計數(shù)器可逆計數(shù)器n由圖由圖7.19可以看出：當(dāng)計數(shù)控制為可以看出：當(dāng)計數(shù)控制為1時，若加時，若加1控制為控制為1，減減1控制為控制為0，則該計數(shù)，則該計數(shù)器具有加器具有加1計數(shù)功能計數(shù)功能；n當(dāng)計數(shù)控制為當(dāng)計數(shù)控制為1，若加

17、，若加1控制為控制為0，而減，而減1控制為控制為1時，則該時，則該計數(shù)器具有減計數(shù)器具有減1計數(shù)功能；計數(shù)功能；n當(dāng)計數(shù)控制為當(dāng)計數(shù)控制為0時，計數(shù)器不計數(shù)。顯然，在計數(shù)控制為時，計數(shù)器不計數(shù)。顯然，在計數(shù)控制為1時，加時，加1控制和減控制和減1控制不允許同時為控制不允許同時為1。7.3.4 非二進制計數(shù)器非二進制計數(shù)器n類型：十進制計數(shù)器、八進制計數(shù)器、循環(huán)碼計數(shù)器等類型：十進制計數(shù)器、八進制計數(shù)器、循環(huán)碼計數(shù)器等 舉例：用舉例：用D觸發(fā)器設(shè)計觸發(fā)器設(shè)計8421編碼的十進制加編碼的十進制加1計數(shù)器：計數(shù)器：n第一步：列狀態(tài)轉(zhuǎn)換表第一步：列狀態(tài)轉(zhuǎn)換表狀態(tài)轉(zhuǎn)換表狀態(tài)轉(zhuǎn)換表Q4Q3Q2Q1Q4(n

18、+1)Q3(n+1)Q2(n+1)Q1(n+1)0 0 0 00 0 0 1 0 0 0 10 0 1 0 0 0 1 00 0 1 1 0 0 1 10 1 0 0 0 1 0 00 1 0 1 0 1 0 10 1 1 0 0 1 1 00 1 1 1 0 1 1 11 0 0 0 1 0 0 01 0 0 1 1 0 0 10 0 0 0 1 0 1 0d 1 d 0 d 1 d 1 1 0 1 1d 0 d 1 d 0 d 0 1 1 0 0d 1 d 1 d 0 d 1 1 1 0 1d 0 d 1 D 0 d 0 1 1 1 0d 1 d 1 d 1 d 1 1 1 1 1d 1 d 0 d 0 d 0 n第二步：卡諾圖化簡，求各第二步：卡諾圖化簡，求各D觸發(fā)器的激勵函數(shù)表達式。觸發(fā)器的激勵函數(shù)表達式。n第三步：畫出計數(shù)器的邏輯圖。第三步：畫出計數(shù)器的邏輯圖。n第四步：檢查所有設(shè)計的計數(shù)器是否存在第四步：檢查所有設(shè)計的計數(shù)器是否存在“掛起掛起”現(xiàn)象?，F(xiàn)象。n由此畫出的相應(yīng)的狀態(tài)轉(zhuǎn)換圖稱為由此畫出的相應(yīng)的狀態(tài)轉(zhuǎn)換圖稱為完整狀態(tài)圖，完整狀態(tài)圖，其中既包其中既包含含有效狀態(tài)序列有效狀態(tài)序列，也包含，也包含偏離狀態(tài)序列偏離狀態(tài)序列。n如果偏離狀態(tài)經(jīng)過幾個節(jié)