計算機系統(tǒng)結(jié)構(gòu)實驗-單周期CPU.

1、實驗要求： 1.根據(jù)示例補全指令集譯碼和控制信號生成代碼，實驗報告應(yīng)包括控制部件的關(guān)鍵代碼。 2.畫出CPU的完整電路圖，并完成整個CPU的設(shè)計。 3。自己設(shè)計指令來測試并截圖，要求覆蓋所有指令集，給出仿真圖。使用 Xilinx ISE Design Suite 創(chuàng)建工程示例1.打開ISE Design Suite ，單擊界面左上部分的 New Project按鈕。2.在打開的窗口中輸入項目名稱和路徑，點next。3.根據(jù)提示選擇你所用的開發(fā)板的型號、綜合工具（XST）、仿真工具（ISim）和你所使用的語言（Verilog），點下一步4.核對一下信息，點finish5.在左上角工程管理區(qū)如圖處

2、點右鍵，選擇“New Source”6.選擇如圖的文件類型，輸入文件名稱和路徑，點next。7.可以在此設(shè)置輸入輸出接口，然后點next。8.添加文件后的工程。9.在代碼編輯區(qū)域輸入代碼并保存（圖中代碼只是示意用），圖中的代碼調(diào)用了一個cu模塊，文件名為sccu。10.添加sccu文件，選擇如圖的文件類型，輸入文件名稱，點next11.添加sccu文件后的工程，sccu成為sccpu調(diào)用的一個模塊。使用 Isim進行仿真1.如圖為一個32位加法器代碼，以下將對其進行仿真。2.在工程管理區(qū)點擊鼠標(biāo)右鍵，彈出菜單選擇New source，彈出界面，輸入文件名，選擇Verilog Test Fixt

3、ure，打鉤add to project，單擊NEXT3.選擇要仿真的文件，點擊NEXT。4.點擊“FINISH”，就生成一個如下圖所示的Verilog測試模塊。5. ISE能自動生成測試平臺的完整構(gòu)架，包括所需信號、端口聲明以及模塊調(diào)用的實現(xiàn)。所需要完成的工作就是initial.end模塊中的“/Add stimulus here”后面添加測試向量生成代碼。6.這里給出示例代碼及注釋，代碼填寫完成后點擊保存。7.在工程管理區(qū)上部點擊“Simulation”；選擇要仿真的文件名，過程管理區(qū)就會顯示“Isim simlator”；。8.下拉“Isim simlator”，選擇“Simulate

4、Behavioral Model”，單擊鼠標(biāo)右鍵，選擇“Process Properties”可修改仿真運行時間等。9.修改后，直接雙擊“Isim simlator”中的“Simulate Behavioral Model”進行仿真。可點擊工具欄中的“+”及“”符號調(diào)整時間尺度以顯示易于觀察的波形?？捎益I單擊波形，按圖中所示方法以調(diào)整數(shù)據(jù)顯示的進制。10.調(diào)整好后的波形圖，根據(jù)填寫的仿真文件代碼可知，仿真結(jié)果正確。CPU的指令集、指令譯碼示例和控制信號產(chǎn)生示例1. CPU的指令集。2. 需要符號擴展/零擴展的指令意義及說明（全部指令的說明參見文檔）對于addi/subi rd,rs1,imme

5、 指令 /rdrs1+imme(符號拓展)rd是目的寄存器號，立即數(shù)要做符號拓展到32位。符號擴展：取imme的最高位的值，用其填充imme的左邊所有位至imme成為32位二進制數(shù)為止（imme為16位，所以需填充16位）。對于andi/ori rd,rs1,imme 指令 /rdrs1 op imme(零拓展)因為是邏輯指令，所以是零拓展。零拓展：用0填充imme的左邊所有位至imme成為32位二進制數(shù)為止（imme為16位，所以需填充16位）。3.單周期CPU控制信號生成及指令譯碼示例CPU的基本電路圖框架和文件的組織結(jié)構(gòu)CPU的基本電路圖框架(需要補全控制信號和一些線路)CPU的文件組織結(jié)構(gòu)實驗中使用的底層模塊的實現(xiàn)1.寄存器堆的電路符號及各信號的意義。2.寄存器堆的代碼實現(xiàn)。3.帶有異步清零端的D觸發(fā)器。4. 32位加法器。5.