數(shù)字系統(tǒng)設(shè)計(jì)第一部分

1、1數(shù)字系統(tǒng)設(shè)計(jì)數(shù)字系統(tǒng)設(shè)計(jì)任課教師：任課教師：張彩榮張彩榮 電氣工程及自動化學(xué)院電氣工程及自動化學(xué)院emailemail： 辦公室：辦公室： 12#-12#-403B403B（電工電子教研室）（電工電子教研室）2課程信息課程信息：u總學(xué)時：總學(xué)時：40(40(其中有其中有1616學(xué)時的實(shí)驗(yàn)學(xué)時的實(shí)驗(yàn)) )u課程性質(zhì)：專業(yè)選修課課程性質(zhì)：專業(yè)選修課u考核方式：平時成績（考核方式：平時成績（30%30%）+ +卷面成績（卷面成績（70%70%）出勤、聽課情況、提問、作業(yè)、出勤、聽課情況、提問、作業(yè)、實(shí)驗(yàn)操作、實(shí)驗(yàn)報告等實(shí)驗(yàn)操作、實(shí)驗(yàn)報告等理論理論+實(shí)驗(yàn)實(shí)驗(yàn)3課程要求課程要求l課堂課堂l 1.不準(zhǔn)遲

2、到、不準(zhǔn)曠課（三次曠課不能參加考試）不準(zhǔn)遲到、不準(zhǔn)曠課（三次曠課不能參加考試）l2.不準(zhǔn)講話、接打電話、發(fā)短信、聽音樂不準(zhǔn)講話、接打電話、發(fā)短信、聽音樂l課后課后 1.認(rèn)真復(fù)習(xí)認(rèn)真復(fù)習(xí) 2.認(rèn)真獨(dú)立完成作業(yè)認(rèn)真獨(dú)立完成作業(yè)（三次不交作業(yè)不能參加考試）（三次不交作業(yè)不能參加考試） 3. 不會的內(nèi)容抓緊時間解決不會的內(nèi)容抓緊時間解決 4數(shù)字系統(tǒng)設(shè)計(jì)與 Verilog HDL (第四版) 使用教材：使用教材：5參考書目：參考書目：u 數(shù)字系統(tǒng)設(shè)計(jì)與數(shù)字系統(tǒng)設(shè)計(jì)與VerilogVerilog HDL HDL( (第二版第二版) )，王金明，電子工業(yè)出版社，王金明，電子工業(yè)出版社u 數(shù)字系統(tǒng)設(shè)計(jì)數(shù)字系統(tǒng)

3、設(shè)計(jì)VerilogVerilog實(shí)現(xiàn)實(shí)現(xiàn), ,夏宇聞夏宇聞 , ,高等教育出版社高等教育出版社 u 現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)，侯伯亨，西安電子科技大學(xué)出版社，侯伯亨，西安電子科技大學(xué)出版社u 復(fù)雜可編程邏輯器件與應(yīng)用設(shè)計(jì)復(fù)雜可編程邏輯器件與應(yīng)用設(shè)計(jì)，付慧生，中國礦業(yè)大學(xué)出版社，付慧生，中國礦業(yè)大學(xué)出版社u QUARTUS IIverilog開發(fā)指導(dǎo)開發(fā)指導(dǎo)http:/ 61 1、了解數(shù)字系統(tǒng)設(shè)計(jì)的基本知識、相關(guān)概念；、了解數(shù)字系統(tǒng)設(shè)計(jì)的基本知識、相關(guān)概念；2 2、掌握可編程邏輯器件的構(gòu)成原理；、掌握可編程邏輯器件的構(gòu)成原理；3 3、學(xué)會使用、學(xué)會使用QUARTUS II 軟件；軟件；4

4、 4、掌握并可以利用、掌握并可以利用VerilogVerilog HDL HDL語言設(shè)計(jì)一些基本的數(shù)語言設(shè)計(jì)一些基本的數(shù) 字電路，小的數(shù)字系統(tǒng)；字電路，小的數(shù)字系統(tǒng)；5 5、通過實(shí)驗(yàn)掌握利用軟件開發(fā)硬件的基本技能。、通過實(shí)驗(yàn)掌握利用軟件開發(fā)硬件的基本技能。此門課的主要學(xué)習(xí)任務(wù)：此門課的主要學(xué)習(xí)任務(wù)：7課程內(nèi)容安排：課程內(nèi)容安排：z 第一部分第一部分 數(shù)字系統(tǒng)設(shè)計(jì)概論數(shù)字系統(tǒng)設(shè)計(jì)概論z 第二部分第二部分 可編程邏輯器件可編程邏輯器件PLDz 第四部分第四部分 QUARTUS II 軟件軟件z 第三部分第三部分 Verilog HDL語言語言z 第五部分第五部分 綜合實(shí)例講解、復(fù)習(xí)綜合實(shí)例講解、復(fù)

5、習(xí)（第一章）（第一章）（2學(xué)時）學(xué)時）（第二章）（第二章）（4學(xué)時）學(xué)時）（4學(xué)時）學(xué)時）（第四、五、六、七章）（第四、五、六、七章）（10學(xué)時）學(xué)時）（4學(xué)時）學(xué)時）z 第六部分第六部分 上機(jī)實(shí)驗(yàn)上機(jī)實(shí)驗(yàn) （16學(xué)時）學(xué)時）8第一部分第一部分?jǐn)?shù)字系統(tǒng)設(shè)計(jì)概論數(shù)字系統(tǒng)設(shè)計(jì)概論（第一章）（第一章）9四、用于開發(fā)四、用于開發(fā)PLD (FPGAPLD (FPGA和和CPLD) CPLD) 的的EDAEDA工具工具一、數(shù)字系統(tǒng)的概念一、數(shù)字系統(tǒng)的概念二、數(shù)字系統(tǒng)的發(fā)展二、數(shù)字系統(tǒng)的發(fā)展三、數(shù)字系統(tǒng)的設(shè)計(jì)流程三、數(shù)字系統(tǒng)的設(shè)計(jì)流程主要內(nèi)容：主要內(nèi)容：10一、數(shù)字系統(tǒng)的概念一、數(shù)字系統(tǒng)的概念 是指對數(shù)字信

6、息進(jìn)行存儲、傳輸、處理的電子系統(tǒng)。是指對數(shù)字信息進(jìn)行存儲、傳輸、處理的電子系統(tǒng)。它的輸入和輸出都是數(shù)字量。它的輸入和輸出都是數(shù)字量。 通常把門電路、觸發(fā)器等稱為通常把門電路、觸發(fā)器等稱為邏輯器件邏輯器件；將由邏輯；將由邏輯器件構(gòu)成，能執(zhí)行某單一功能的電路，如計(jì)數(shù)器、譯碼器件構(gòu)成，能執(zhí)行某單一功能的電路，如計(jì)數(shù)器、譯碼器、加法器等，稱為器、加法器等，稱為邏輯功能部件邏輯功能部件；把由邏輯功能部件；把由邏輯功能部件組成的能實(shí)現(xiàn)復(fù)雜功能的數(shù)字電路稱組成的能實(shí)現(xiàn)復(fù)雜功能的數(shù)字電路稱數(shù)字系統(tǒng)。數(shù)字系統(tǒng)。 11 數(shù)字系統(tǒng)和功能部件之間的區(qū)別數(shù)字系統(tǒng)和功能部件之間的區(qū)別之一之一在于功能是否單一。在于功能是否

7、單一。一個存儲器，盡管規(guī)模很大，可以達(dá)到數(shù)兆甚至一個存儲器，盡管規(guī)模很大，可以達(dá)到數(shù)兆甚至G G字節(jié)，但因字節(jié)，但因其功能單一，只能算是邏輯部件，而由幾片其功能單一，只能算是邏輯部件，而由幾片MSIMSI構(gòu)成的交通燈構(gòu)成的交通燈控制器卻可稱為系統(tǒng)?？刂破鲄s可稱為系統(tǒng)。 數(shù)字系統(tǒng)和功能部件之間的區(qū)別數(shù)字系統(tǒng)和功能部件之間的區(qū)別之二之二在于是否包含控制電在于是否包含控制電路。一個數(shù)字電路，無論其規(guī)模大小，只有在具有控制電路的路。一個數(shù)字電路，無論其規(guī)模大小，只有在具有控制電路的情況下才能稱之為系統(tǒng)。情況下才能稱之為系統(tǒng)。存儲部件存儲部件處理部件處理部件控制部件控制部件輸出輸出部件部件輸入輸入部件部

8、件1213二、數(shù)字系統(tǒng)的發(fā)展二、數(shù)字系統(tǒng)的發(fā)展兩方面：兩方面：生產(chǎn)制造技術(shù)生產(chǎn)制造技術(shù)電子設(shè)計(jì)技術(shù)電子設(shè)計(jì)技術(shù)EDA 技術(shù)技術(shù)集成器件經(jīng)歷了：集成器件經(jīng)歷了： SSI MSI LSI VLSI SoCSSI MSI LSI VLSI SoCSoC (System on a Chip)SoC (System on a Chip)系統(tǒng)芯片，是指把一個完整的系統(tǒng)芯片，是指把一個完整的系統(tǒng)集成在一個芯片上，簡單的說，就是用一個芯片實(shí)現(xiàn)一系統(tǒng)集成在一個芯片上，簡單的說，就是用一個芯片實(shí)現(xiàn)一個功能完整的系統(tǒng)個功能完整的系統(tǒng) 。PLD器件器件14 EDA（Electronic Design Automati

9、on） 電子設(shè)計(jì)自動化，即電子設(shè)計(jì)自動化，即 立足于計(jì)算機(jī)工作平臺而開發(fā)出來的一整套先進(jìn)的設(shè)計(jì)電子系統(tǒng)的軟件工具。立足于計(jì)算機(jī)工作平臺而開發(fā)出來的一整套先進(jìn)的設(shè)計(jì)電子系統(tǒng)的軟件工具。三個發(fā)展階段：三個發(fā)展階段： (1)電子電子CAD階段；階段；(2)電子電子CAE階段；階段；(3)EDA階段。階段。l 電子電子CAD （Computer Aided Design） 計(jì)算機(jī)輔助設(shè)計(jì)計(jì)算機(jī)輔助設(shè)計(jì) l 電子電子CAE （Computer Aided Engineering）計(jì)算機(jī)輔助工程）計(jì)算機(jī)輔助工程 l EDA階段階段 電子設(shè)計(jì)自動化電子設(shè)計(jì)自動化 1 1、EDAEDA技術(shù)技術(shù)15 EDA E

10、DA技術(shù)的功能和范疇技術(shù)的功能和范疇系統(tǒng)級設(shè)計(jì)系統(tǒng)級設(shè)計(jì)數(shù)字電路設(shè)計(jì)數(shù)字電路設(shè)計(jì)版圖設(shè)計(jì)版圖設(shè)計(jì)混合電路設(shè)計(jì)混合電路設(shè)計(jì)綜合與仿真綜合與仿真PLD開發(fā)開發(fā)PCB板設(shè)計(jì)板設(shè)計(jì)模擬電路設(shè)計(jì)模擬電路設(shè)計(jì)高速電路設(shè)計(jì)高速電路設(shè)計(jì)EDA工具工具16系統(tǒng)設(shè)計(jì)層次的劃分：系統(tǒng)設(shè)計(jì)層次的劃分：17EDAEDA技術(shù)的特點(diǎn)：技術(shù)的特點(diǎn)： （1 1）高層綜合和優(yōu)化）高層綜合和優(yōu)化 （2 2）采用硬件描述語言進(jìn)行設(shè)計(jì)）采用硬件描述語言進(jìn)行設(shè)計(jì) （3 3）開放性和標(biāo)準(zhǔn)化）開放性和標(biāo)準(zhǔn)化 （4 4）庫的引入）庫的引入（5） 支持支持“自頂向下自頂向下”設(shè)計(jì)方法設(shè)計(jì)方法18 設(shè)計(jì)過程從最底層設(shè)計(jì)開始。設(shè)計(jì)系統(tǒng)硬件時，首先選

11、擇具設(shè)計(jì)過程從最底層設(shè)計(jì)開始。設(shè)計(jì)系統(tǒng)硬件時，首先選擇具體的元器件，用這些元器件通過邏輯電路設(shè)計(jì)，完成系統(tǒng)中各獨(dú)體的元器件，用這些元器件通過邏輯電路設(shè)計(jì)，完成系統(tǒng)中各獨(dú)立功能模塊的設(shè)計(jì)，再把這些功能模塊連接起來，搭建成完整的立功能模塊的設(shè)計(jì)，再把這些功能模塊連接起來，搭建成完整的硬件系統(tǒng)。硬件系統(tǒng)。 自底向上法自底向上法(Bottom-up設(shè)計(jì)設(shè)計(jì)) 在進(jìn)行底層設(shè)計(jì)時，缺乏對整個電子系統(tǒng)總體性能的把握，在進(jìn)行底層設(shè)計(jì)時，缺乏對整個電子系統(tǒng)總體性能的把握，在整個系統(tǒng)設(shè)計(jì)完成后，如果發(fā)現(xiàn)性能尚待改進(jìn)，修改起來比在整個系統(tǒng)設(shè)計(jì)完成后，如果發(fā)現(xiàn)性能尚待改進(jìn)，修改起來比較困難，因而設(shè)計(jì)周期長。較困難，因

12、而設(shè)計(jì)周期長。缺點(diǎn)：缺點(diǎn)：2 2、數(shù)字系統(tǒng)的兩種設(shè)計(jì)思路：、數(shù)字系統(tǒng)的兩種設(shè)計(jì)思路：19自頂向下法自頂向下法(Top_down設(shè)計(jì)設(shè)計(jì)) 按一定原則將系統(tǒng)分成若干按一定原則將系統(tǒng)分成若干子系統(tǒng)，再將每個子系統(tǒng)分成子系統(tǒng)，再將每個子系統(tǒng)分成若干個功能模塊，再將每個模若干個功能模塊，再將每個模塊分成若干小的模塊塊分成若干小的模塊直至直至分成許多可以實(shí)現(xiàn)的基本模塊。分成許多可以實(shí)現(xiàn)的基本模塊。20例如，交通燈控制器的設(shè)計(jì)：例如，交通燈控制器的設(shè)計(jì)： 可以把整個系統(tǒng)分為：可以把整個系統(tǒng)分為：主控電路、定時電路，譯碼驅(qū)動顯示電路主控電路、定時電路，譯碼驅(qū)動顯示電路等；等； p 定時電路：定時電路：由計(jì)數(shù)

13、器功能模塊構(gòu)成；由計(jì)數(shù)器功能模塊構(gòu)成；p 譯碼驅(qū)動顯示：譯碼驅(qū)動顯示：由譯碼器、顯示器構(gòu)成；由譯碼器、顯示器構(gòu)成；p 控制電路的設(shè)計(jì)：控制電路的設(shè)計(jì)： 是一個規(guī)模不大的時序電路，這樣就把一個復(fù)雜的數(shù)字系統(tǒng)的設(shè)計(jì)變是一個規(guī)模不大的時序電路，這樣就把一個復(fù)雜的數(shù)字系統(tǒng)的設(shè)計(jì)變成了一個較小規(guī)模的時序電路的設(shè)計(jì)，從而大大簡化了設(shè)計(jì)的難度，縮短了成了一個較小規(guī)模的時序電路的設(shè)計(jì)，從而大大簡化了設(shè)計(jì)的難度，縮短了設(shè)計(jì)周期，由于設(shè)計(jì)調(diào)試都可以針對這些子模塊進(jìn)行，所以修改設(shè)計(jì)也變得設(shè)計(jì)周期，由于設(shè)計(jì)調(diào)試都可以針對這些子模塊進(jìn)行，所以修改設(shè)計(jì)也變得非常方便。非常方便。21例如，例如，CPU的設(shè)計(jì)：的設(shè)計(jì)：223

14、 3、構(gòu)建數(shù)字系統(tǒng)的方法途徑、構(gòu)建數(shù)字系統(tǒng)的方法途徑23l “ “搭積木搭積木”式式方法：方法： 即選用標(biāo)準(zhǔn)邏輯器件加上一定的外圍電路構(gòu)成模塊，由這些模塊進(jìn)一即選用標(biāo)準(zhǔn)邏輯器件加上一定的外圍電路構(gòu)成模塊，由這些模塊進(jìn)一步構(gòu)成各種功能電路，進(jìn)而構(gòu)成系統(tǒng)。在設(shè)計(jì)時，幾乎步構(gòu)成各種功能電路，進(jìn)而構(gòu)成系統(tǒng)。在設(shè)計(jì)時，幾乎沒有靈活性沒有靈活性可言，可言，設(shè)計(jì)一個系統(tǒng)設(shè)計(jì)一個系統(tǒng)所需的芯片種類多且數(shù)量大所需的芯片種類多且數(shù)量大。 （如圖二）（如圖二） 1 1）使用標(biāo)準(zhǔn)邏輯器件）使用標(biāo)準(zhǔn)邏輯器件2 2）使用）使用ASIC ASIC （Application Specific Integrated Circu

15、it，專用集成電路專用集成電路） 把所設(shè)計(jì)的數(shù)字系統(tǒng)做成一整片規(guī)模集成電路，不僅減小了電路把所設(shè)計(jì)的數(shù)字系統(tǒng)做成一整片規(guī)模集成電路，不僅減小了電路的體積、重量、功耗、而且使電路的可靠性大為提高。這種為某種專門的體積、重量、功耗、而且使電路的可靠性大為提高。這種為某種專門用途而設(shè)計(jì)的集成電路叫做專用集成電路。用途而設(shè)計(jì)的集成電路叫做專用集成電路。特點(diǎn)是：制作方式是全定制、電路功能固定，開發(fā)周期長、成本高，性能高。特點(diǎn)是：制作方式是全定制、電路功能固定，開發(fā)周期長、成本高，性能高。3 3）使用可編程邏輯器件）使用可編程邏輯器件 PLDPLD （如圖三）（如圖三）24完全由用戶自行定義芯片邏輯功能的

16、完全由用戶自行定義芯片邏輯功能的“通用型通用型”數(shù)字器件數(shù)字器件。 2）使用可編程邏輯器件）使用可編程邏輯器件PLD，管腳定義的靈活，即可由設(shè)計(jì)者自己，管腳定義的靈活，即可由設(shè)計(jì)者自己定義器件的內(nèi)部邏輯和管腳，這樣大大增加了設(shè)計(jì)的自由度，提高了效定義器件的內(nèi)部邏輯和管腳，這樣大大增加了設(shè)計(jì)的自由度，提高了效率。同時這種設(shè)計(jì)減少了所需芯片的種類和數(shù)量，縮小了體積，降低了率。同時這種設(shè)計(jì)減少了所需芯片的種類和數(shù)量，縮小了體積，降低了功耗，提高了系統(tǒng)的可靠性。功耗，提高了系統(tǒng)的可靠性。PLDPLD（Programmable Logic DeviceProgrammable Logic Device）

17、 1）現(xiàn)代）現(xiàn)代PLD器件可以反復(fù)修改，反復(fù)編程，直到完全滿足要求。器件可以反復(fù)修改，反復(fù)編程，直到完全滿足要求。降低了開發(fā)電子系統(tǒng)的風(fēng)險。降低了開發(fā)電子系統(tǒng)的風(fēng)險。 它如同一張白紙或是一堆積木，用戶可以借助特定的它如同一張白紙或是一堆積木，用戶可以借助特定的EDA軟件設(shè)軟件設(shè)計(jì)一個數(shù)字電路或數(shù)字系統(tǒng)，通過該軟件進(jìn)行一系列的操作（仿真綜計(jì)一個數(shù)字電路或數(shù)字系統(tǒng)，通過該軟件進(jìn)行一系列的操作（仿真綜合適配）后形成特定的二進(jìn)制文件，然后通過專門的編程器或合適配）后形成特定的二進(jìn)制文件，然后通過專門的編程器或ISP（In System Program）的方式下載到芯片中，使其具備預(yù)期的功能。）的方式下

18、載到芯片中，使其具備預(yù)期的功能。優(yōu)點(diǎn)：優(yōu)點(diǎn)：25在系統(tǒng)編程技術(shù)在系統(tǒng)編程技術(shù)（ISPISP，In System ProgrammablilityIn System Programmablility） 定義：是指不需要使用編程器，只需要通過計(jì)算機(jī)接口和編程電纜，定義：是指不需要使用編程器，只需要通過計(jì)算機(jī)接口和編程電纜，直接在用戶自己設(shè)計(jì)的目標(biāo)系統(tǒng)中或線路板上，為重新構(gòu)造設(shè)計(jì)邏輯而對直接在用戶自己設(shè)計(jì)的目標(biāo)系統(tǒng)中或線路板上，為重新構(gòu)造設(shè)計(jì)邏輯而對器件進(jìn)行編程或反復(fù)編程的能力。器件進(jìn)行編程或反復(fù)編程的能力。 基本特征：在器件安裝到系統(tǒng)板上后，不需要將器件從線路板上卸下，基本特征：在器件安裝到系統(tǒng)板

19、上后，不需要將器件從線路板上卸下，可對器件進(jìn)行直接配置，并可改變器件內(nèi)的設(shè)計(jì)邏輯，滿足原有的可對器件進(jìn)行直接配置，并可改變器件內(nèi)的設(shè)計(jì)邏輯，滿足原有的PCB布布局要求。局要求。 優(yōu)點(diǎn)：優(yōu)點(diǎn)： 使硬件設(shè)計(jì)象軟件設(shè)計(jì)那樣靈活而易于修改，硬件的功能也可以實(shí)使硬件設(shè)計(jì)象軟件設(shè)計(jì)那樣靈活而易于修改，硬件的功能也可以實(shí)時地加以更新或按預(yù)定地程序改變配置。有利于提高系統(tǒng)地可靠性，便于系統(tǒng)板時地加以更新或按預(yù)定地程序改變配置。有利于提高系統(tǒng)地可靠性，便于系統(tǒng)板的調(diào)試和維修。的調(diào)試和維修。26274 4、基于、基于IPIP模塊的設(shè)計(jì)模塊的設(shè)計(jì) IP(Intellectual Property)原來的含義是指知識

20、產(chǎn)權(quán)、著作權(quán)等，原來的含義是指知識產(chǎn)權(quán)、著作權(quán)等，在在IC設(shè)計(jì)領(lǐng)域則可以理解為設(shè)計(jì)領(lǐng)域則可以理解為完成某種功能的設(shè)計(jì)模塊，也可稱為完成某種功能的設(shè)計(jì)模塊，也可稱為IP核。核。 IP核分為核分為軟核、硬核和固核軟核、硬核和固核。 軟核軟核指的是在寄存器級或門級對電路功能用指的是在寄存器級或門級對電路功能用HDL進(jìn)行描述，表現(xiàn)為進(jìn)行描述，表現(xiàn)為VHDL或或Verilog HDL代碼。用戶在使用軟核的時候可以修改，以滿足自己代碼。用戶在使用軟核的時候可以修改，以滿足自己所需要的功能。實(shí)現(xiàn)后電路的總門數(shù)在所需要的功能。實(shí)現(xiàn)后電路的總門數(shù)在5000門以上。門以上。 硬核硬核指的是以版圖形式描述的設(shè)計(jì)模塊

21、，它基于一定的設(shè)計(jì)工藝，用指的是以版圖形式描述的設(shè)計(jì)模塊，它基于一定的設(shè)計(jì)工藝，用戶不能改動，用戶得到的硬核僅是產(chǎn)品的功能，而不是產(chǎn)品的設(shè)計(jì)。一般戶不能改動，用戶得到的硬核僅是產(chǎn)品的功能，而不是產(chǎn)品的設(shè)計(jì)。一般在專用集成電路在專用集成電路ASIC器件上實(shí)現(xiàn)，總門數(shù)在某些方面器件上實(shí)現(xiàn)，總門數(shù)在某些方面5000門以上。門以上。 固核固核介于硬核和軟核之間，允許用戶重新定義關(guān)鍵的性能參數(shù)，內(nèi)部連介于硬核和軟核之間，允許用戶重新定義關(guān)鍵的性能參數(shù)，內(nèi)部連線也可以重新優(yōu)化。一般在線也可以重新優(yōu)化。一般在FPGA器件上實(shí)現(xiàn)的、經(jīng)驗(yàn)證是正確的、總門器件上實(shí)現(xiàn)的、經(jīng)驗(yàn)證是正確的、總門數(shù)在某些方面數(shù)在某些方面

22、5000門以上電路結(jié)構(gòu)編碼文件稱為門以上電路結(jié)構(gòu)編碼文件稱為“固核固核”。28例如，由例如，由IP核構(gòu)成系統(tǒng)芯片核構(gòu)成系統(tǒng)芯片SoC：29 PBDPBD（Platform Based DesignPlatform Based Design）：）：基于平臺的設(shè)計(jì)，是基于基于平臺的設(shè)計(jì)，是基于IP、面、面向特定應(yīng)用領(lǐng)域的向特定應(yīng)用領(lǐng)域的SoC設(shè)計(jì)環(huán)境，可以在更短的時間內(nèi)設(shè)計(jì)出需要滿足設(shè)計(jì)環(huán)境，可以在更短的時間內(nèi)設(shè)計(jì)出需要滿足的電路。的電路。 PDBPDB設(shè)計(jì)方法是以某種平臺作為設(shè)計(jì)的基礎(chǔ)，下圖是兩個面向特定應(yīng)設(shè)計(jì)方法是以某種平臺作為設(shè)計(jì)的基礎(chǔ)，下圖是兩個面向特定應(yīng)用領(lǐng)域的設(shè)計(jì)平臺。用領(lǐng)域的設(shè)計(jì)平臺

23、。5 5、基于、基于PBDPBD的設(shè)計(jì)的設(shè)計(jì)30三、數(shù)字系統(tǒng)的設(shè)計(jì)流程三、數(shù)字系統(tǒng)的設(shè)計(jì)流程31 原理圖設(shè)計(jì)輸入方式原理圖設(shè)計(jì)輸入方式 使用元件符號和連線來描述設(shè)計(jì)，符號使用元件符號和連線來描述設(shè)計(jì)，符號(符號取自器件庫符號取自器件庫)通過信號線連通過信號線連接在一起，構(gòu)成電路原理圖。接在一起，構(gòu)成電路原理圖。優(yōu)點(diǎn)：直觀、形象，適于描述連接關(guān)系和接口關(guān)系；優(yōu)點(diǎn)：直觀、形象，適于描述連接關(guān)系和接口關(guān)系；缺點(diǎn)：通用性、可移植性較弱；缺點(diǎn)：通用性、可移植性較弱；局限：如果所設(shè)計(jì)系統(tǒng)的規(guī)模比較大，或設(shè)計(jì)軟件不能提供設(shè)計(jì)者所需的庫局限：如果所設(shè)計(jì)系統(tǒng)的規(guī)模比較大，或設(shè)計(jì)軟件不能提供設(shè)計(jì)者所需的庫單元時，

24、這種方法就顯得受限制了。單元時，這種方法就顯得受限制了。1 1、設(shè)計(jì)輸入、設(shè)計(jì)輸入 是將所設(shè)計(jì)的電路按開發(fā)軟件要求的某種形式表達(dá)出來，并輸入到相應(yīng)是將所設(shè)計(jì)的電路按開發(fā)軟件要求的某種形式表達(dá)出來，并輸入到相應(yīng)軟件中的過程。最常用的是軟件中的過程。最常用的是原理圖方式原理圖方式和和HDL 文本方式文本方式兩種。兩種。32 用用74LS161實(shí)現(xiàn)十進(jìn)制加法計(jì)數(shù)器實(shí)現(xiàn)十進(jìn)制加法計(jì)數(shù)器33HDLHDL的設(shè)計(jì)輸入方式的設(shè)計(jì)輸入方式 HDL (Hardware Description Language,硬件描述語言硬件描述語言)：是可以描述：是可以描述硬件電路的功能、信號連接關(guān)系及定時關(guān)系的語言。硬件電路

25、的功能、信號連接關(guān)系及定時關(guān)系的語言。 利用這種語言，數(shù)字電路系統(tǒng)的設(shè)計(jì)可以從上層到下層（從抽象到具利用這種語言，數(shù)字電路系統(tǒng)的設(shè)計(jì)可以從上層到下層（從抽象到具體）逐層描述自己的設(shè)計(jì)思想，用一系列分層次的模塊來表示極其復(fù)雜的體）逐層描述自己的設(shè)計(jì)思想，用一系列分層次的模塊來表示極其復(fù)雜的數(shù)字系統(tǒng)。數(shù)字系統(tǒng)。 然后，利用電子設(shè)計(jì)自動化（然后，利用電子設(shè)計(jì)自動化（EDA）工具，逐層進(jìn)行仿真驗(yàn)證，再把）工具，逐層進(jìn)行仿真驗(yàn)證，再把其中需要變?yōu)閷?shí)際電路的模塊組合，經(jīng)過自動綜合工具轉(zhuǎn)換到門級電路網(wǎng)其中需要變?yōu)閷?shí)際電路的模塊組合，經(jīng)過自動綜合工具轉(zhuǎn)換到門級電路網(wǎng)表。表。 接下去，再用接下去，再用CPLD/

26、FPGA自動布局布線工具，把網(wǎng)表轉(zhuǎn)換為要實(shí)現(xiàn)自動布局布線工具，把網(wǎng)表轉(zhuǎn)換為要實(shí)現(xiàn)的具體電路布線結(jié)構(gòu)，的具體電路布線結(jié)構(gòu)， 最后生成想要的硬件。最后生成想要的硬件。 HDL的可移植性好，使用方便，但效率不如原理圖；原理圖輸入的可控的可移植性好，使用方便，但效率不如原理圖；原理圖輸入的可控性好，效率高，比較直觀，但設(shè)計(jì)大規(guī)模性好，效率高，比較直觀，但設(shè)計(jì)大規(guī)模PLD時顯得很煩瑣，移植性差。時顯得很煩瑣，移植性差。 34lVerilog HDL語言是美國語言是美國Gateway Design Automation公司公司 于于1983年推年推出的，出的， 1995年被采納為年被采納為IEEE標(biāo)準(zhǔn)。標(biāo)

27、準(zhǔn)。 目前，已成為目前，已成為IEEEIEEE標(biāo)準(zhǔn)標(biāo)準(zhǔn)的是的是VHDLVHDL語言語言和和VerilogVerilog HDL HDL語言。語言。lVHDL (Very High Speed Integration Circuit HDL，超高速集成電路硬，超高速集成電路硬件描述語言件描述語言):是于是于1985年由美國國防部的支持下正式推出的。年由美國國防部的支持下正式推出的。1987年被采年被采納為納為IEEE標(biāo)準(zhǔn)。標(biāo)準(zhǔn)。兩者共同點(diǎn)：兩者共同點(diǎn)： 功能均很強(qiáng)大，是全方位的設(shè)計(jì)語言，包括從系統(tǒng)到電路設(shè)計(jì)的所有層功能均很強(qiáng)大，是全方位的設(shè)計(jì)語言，包括從系統(tǒng)到電路設(shè)計(jì)的所有層次，可用來進(jìn)行各種層

28、次的邏輯設(shè)計(jì)，也可進(jìn)行仿真驗(yàn)證、時序分析等等。次，可用來進(jìn)行各種層次的邏輯設(shè)計(jì)，也可進(jìn)行仿真驗(yàn)證、時序分析等等。兩者的差別：兩者的差別： 由于由于Verilog HDL早在早在1983年就已推出，至今已有二十幾年的歷史，因年就已推出，至今已有二十幾年的歷史，因而而Verilog HDL擁有廣泛的設(shè)計(jì)群體，成熟的資源比擁有廣泛的設(shè)計(jì)群體，成熟的資源比VHDL豐富。豐富。Verilog HDL與與VHDL相比最大的優(yōu)點(diǎn)是：它是一種非常容易掌握的硬件描述語言，而相比最大的優(yōu)點(diǎn)是：它是一種非常容易掌握的硬件描述語言，而掌握掌握VHDL設(shè)計(jì)技術(shù)就比較困難。一般認(rèn)為設(shè)計(jì)技術(shù)就比較困難。一般認(rèn)為Verilo

29、g HDL在系統(tǒng)級抽象方面比在系統(tǒng)級抽象方面比VHDL略差一些，而在門級開關(guān)電路描述方面比略差一些，而在門級開關(guān)電路描述方面比VHDL強(qiáng)得多。強(qiáng)得多。35綜合有下面幾種形式：綜合有下面幾種形式：1 1）行為綜合：）行為綜合：將系統(tǒng)級的算法表示，行為描述轉(zhuǎn)換到寄存器傳輸級（將系統(tǒng)級的算法表示，行為描述轉(zhuǎn)換到寄存器傳輸級（RTL）, 即從行為描述到結(jié)構(gòu)描述。即從行為描述到結(jié)構(gòu)描述。2）邏輯綜合：）邏輯綜合：從寄存器傳輸級（從寄存器傳輸級（RTL）到邏輯門級（可包括觸發(fā)器）。）到邏輯門級（可包括觸發(fā)器）。3）版圖綜合：）版圖綜合：將邏輯門表示轉(zhuǎn)換到版圖表示，或轉(zhuǎn)換到將邏輯門表示轉(zhuǎn)換到版圖表示，或轉(zhuǎn)換

30、到PLD配置網(wǎng)表表示。配置網(wǎng)表表示。2 2、綜合、綜合 指的是將較高層次的設(shè)計(jì)描述自動轉(zhuǎn)化為較低層次描述的過程。指的是將較高層次的設(shè)計(jì)描述自動轉(zhuǎn)化為較低層次描述的過程。 綜合器就是能夠自動實(shí)現(xiàn)上述轉(zhuǎn)換的工具?；蛘哒f，綜合器是能夠?qū)⒃C合器就是能夠自動實(shí)現(xiàn)上述轉(zhuǎn)換的工具?；蛘哒f，綜合器是能夠?qū)⒃韴D或理圖或HDL語言表達(dá)和描述的電路功能轉(zhuǎn)化為具體的電路結(jié)構(gòu)網(wǎng)表的工具。語言表達(dá)和描述的電路功能轉(zhuǎn)化為具體的電路結(jié)構(gòu)網(wǎng)表的工具。 36(a)軟件語言設(shè)計(jì)目標(biāo)流程軟件語言設(shè)計(jì)目標(biāo)流程(b)(b)硬件語言設(shè)計(jì)目標(biāo)流程硬件語言設(shè)計(jì)目標(biāo)流程C、asm程序程序軟件程序編譯器軟件程序編譯器CompilerCPU指令

31、指令/數(shù)據(jù)代碼流數(shù)據(jù)代碼流：010010 100010 1100VHDL/Verilog程序程序硬件描述語言綜合器硬件描述語言綜合器Synthesizer電路網(wǎng)表文件電路網(wǎng)表文件JQQKSETCLRQQSETCLRD硬件綜合器和軟件程序編譯器的區(qū)別：硬件綜合器和軟件程序編譯器的區(qū)別：373 3、適配、適配 適配操作由適配器（適配操作由適配器（Fitter）來完成，適配器的功能是將由綜合器產(chǎn)生）來完成，適配器的功能是將由綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標(biāo)器件中，并產(chǎn)生最終的可下載文件。的網(wǎng)表文件配置于指定的目標(biāo)器件中，并產(chǎn)生最終的可下載文件。 映射：把設(shè)計(jì)分為多個適合器件內(nèi)部邏輯資源實(shí)現(xiàn)的邏輯

32、小塊的過程。映射：把設(shè)計(jì)分為多個適合器件內(nèi)部邏輯資源實(shí)現(xiàn)的邏輯小塊的過程。 布局：是將已分割的邏輯小塊放到其內(nèi)部邏輯資源的具體位置，并使它布局：是將已分割的邏輯小塊放到其內(nèi)部邏輯資源的具體位置，并使它們易于連線，且連線最少。們易于連線，且連線最少。 布線：布線： 利用器件的布線資源完成各功能塊之間和反饋信號之間的連接。利用器件的布線資源完成各功能塊之間和反饋信號之間的連接。38適配結(jié)果產(chǎn)生以下一些重要的文件：適配結(jié)果產(chǎn)生以下一些重要的文件： 適配報告：包括芯片內(nèi)部資源耗用情況，設(shè)計(jì)的布爾方程描述情況等。適配報告：包括芯片內(nèi)部資源耗用情況，設(shè)計(jì)的布爾方程描述情況等。 面向其他面向其他EDA工具的

33、輸出文件，如工具的輸出文件，如EDIF文件等。文件等。 適配后的仿真模型，包括延時信息等，以便于進(jìn)行精確的時序仿真。如適配后的仿真模型，包括延時信息等，以便于進(jìn)行精確的時序仿真。如果仿真結(jié)果達(dá)不到設(shè)計(jì)要求，就需要修改源代碼或選擇不同速度的器件，直至果仿真結(jié)果達(dá)不到設(shè)計(jì)要求，就需要修改源代碼或選擇不同速度的器件，直至滿足設(shè)計(jì)要求。滿足設(shè)計(jì)要求。 器件編程文件：如用于器件編程文件：如用于CPLD編程的編程的JEDEC、POF等格式的文件；用于等格式的文件；用于FPGA配置的配置的SOF、JAM、BIT等格式的文件。等格式的文件。394 4、仿真、仿真 仿真仿真(Simulation)，也稱為模擬，

34、是對所設(shè)計(jì)電路的功能的驗(yàn)證。，也稱為模擬，是對所設(shè)計(jì)電路的功能的驗(yàn)證。即：在計(jì)算機(jī)上用軟件驗(yàn)證功能是否正確即：在計(jì)算機(jī)上用軟件驗(yàn)證功能是否正確,各部分的時序配合是否準(zhǔn)確。各部分的時序配合是否準(zhǔn)確。 對象：各個模塊、整個系統(tǒng)。對象：各個模塊、整個系統(tǒng)。 仿真仿真 包括功能仿真和時序仿真。包括功能仿真和時序仿真。 功能仿真：功能仿真：不考慮信號時延等因素的仿真，也叫前仿真。不考慮信號時延等因素的仿真，也叫前仿真。 時序仿真：時序仿真：是在選擇了具體器件并完成了布局布線后進(jìn)行的包含是在選擇了具體器件并完成了布局布線后進(jìn)行的包含定時關(guān)系的仿真。也叫后仿真。它主要用于驗(yàn)證由于不同的布線方式、定時關(guān)系的仿真。也叫后仿