數字電路后端設計基礎之電路圖基礎

1、2022-6-121鄧軍勇鄧軍第2 2章章 電路圖基礎電路圖基礎CMOS集成電路版圖集成電路版圖-概念、方法與工具概念、方法與工具CMOS集成電路版圖集成電路版圖西安郵電學院西安郵電學院ASIC中心中心2022-6-122第第2章章 電路圖基礎電路圖基礎2.12.22.32.42.5 MOS晶體管傳輸門邏輯門理解電路圖的連接關系基本電學定律CMOS集成電路版圖集成電路版圖西安郵電學院西安郵電學院ASIC中心中心2022-6-1232.1 MOS 晶體管晶體管CMOS導通條件導通條件閾值損失閾值損失CMOS集成電路版圖集成電路版圖西安郵電學院西安郵電學院ASIC中心中

2、心2022-6-1242.1 MOSFET StructureCMOS集成電路版圖集成電路版圖西安郵電學院西安郵電學院ASIC中心中心2022-6-125MOSFET StructureCMOS集成電路版圖集成電路版圖西安郵電學院西安郵電學院ASIC中心中心2022-6-126NMOS and PMOS with WellCMOS集成電路版圖集成電路版圖西安郵電學院西安郵電學院ASIC中心中心2022-6-127導通條件導通條件CMOS集成電路版圖集成電路版圖西安郵電學院西安郵電學院ASIC中心中心2022-6-128NMOS單管開關單管開關CMOS集成電路版圖集成電路版圖西安郵電學院西安郵電

3、學院ASIC中心中心2022-6-129PMOS單管開關單管開關CMOS集成電路版圖集成電路版圖西安郵電學院西安郵電學院ASIC中心中心2022-6-1210CMOS開關開關RETURNCMOS集成電路版圖集成電路版圖西安郵電學院西安郵電學院ASIC中心中心2022-6-12112.2 邏輯門（邏輯門（Gate）邏輯門可以直接或者組合形成布爾邏輯邏輯門可以直接或者組合形成布爾邏輯函數。幾乎任何布爾邏輯都可以由單個邏函數。幾乎任何布爾邏輯都可以由單個邏輯門實現，但通常并不這樣做。輯門實現，但通常并不這樣做。反相器與非門或非門復合邏輯門CMOS集成電路版圖集成電路版圖西安郵電學院西安郵電學院ASI

4、C中心中心2022-6-12122.2.1 反相器反相器inOut0110CMOS集成電路版圖集成電路版圖西安郵電學院西安郵電學院ASIC中心中心2022-6-12132.2.2 兩輸入與非門（兩輸入與非門（NAND2）In1In2Out001011101110CMOS集成電路版圖集成電路版圖西安郵電學院西安郵電學院ASIC中心中心2022-6-12142.2.3 兩輸入或非門（兩輸入或非門（NOR2）In1In2Out001010100110CMOS集成電路版圖集成電路版圖西安郵電學院西安郵電學院ASIC中心中心2022-6-12152.2.4 CMOS復合邏輯門復合邏輯門同一個組合邏輯可以

5、用不同的電路來實現設計原則包含的門數及管數盡可能的少包含的門數及管數盡可能的少門的連接關系盡量簡單門的連接關系盡量簡單多用反相門（多用反相門（NAND、NOR等），少用同相門等），少用同相門 （AND、OR等）等）設計目標減少芯片面積減少芯片面積降低芯片成本降低芯片成本縮短互連線縮短互連線提高傳輸速度提高傳輸速度CMOS集成電路版圖集成電路版圖西安郵電學院西安郵電學院ASIC中心中心2022-6-12162.2.4 CMOS復合邏輯門復合邏輯門A and BC and DYABCDCMOS集成電路版圖集成電路版圖西安郵電學院西安郵電學院ASIC中心中心2022-6-12172.2.4 CMOS

6、復合邏輯門復合邏輯門P管：并與串或管：并與串或N管：串與并或管：串與并或S1S2VDDYCMOS集成電路版圖集成電路版圖西安郵電學院西安郵電學院ASIC中心中心2022-6-12182.2.4 CMOS復合邏輯門復合邏輯門CMOS集成電路版圖集成電路版圖西安郵電學院西安郵電學院ASIC中心中心2022-6-12192.2.4 CMOS復合邏輯門復合邏輯門GabcdeCMOS集成電路版圖集成電路版圖西安郵電學院西安郵電學院ASIC中心中心2022-6-12202.2.4 CMOS復合邏輯門復合邏輯門異或門異或門同或門同或門CMOS集成電路版圖集成電路版圖西安郵電學院西安郵電學院ASIC中心中心2

7、022-6-12212.3 傳輸門傳輸門ABOUT00弱弱 001010X11000101110X11弱弱 1IN00001111應用多路選擇器多路選擇器異或門、同或門異或門、同或門運算電路（如加法器）運算電路（如加法器）時序部件時序部件CMOS集成電路版圖集成電路版圖西安郵電學院西安郵電學院ASIC中心中心2022-6-12222.3 利用傳輸門實現異或邏輯利用傳輸門實現異或邏輯CMOS集成電路版圖集成電路版圖西安郵電學院西安郵電學院ASIC中心中心2022-6-1223鏡像電路鏡像電路 實現XOR的鏡像電路CMOS集成電路版圖集成電路版圖西安郵電學院西安郵電學院ASIC中心中心2022-6

8、-1224鏡像電路鏡像電路 實現XOR的鏡像電路電路對稱版圖結構對稱CMOS集成電路版圖集成電路版圖西安郵電學院西安郵電學院ASIC中心中心2022-6-1225鏡像電路鏡像電路 實現XNOR的鏡像電路鏡像電路實現CMOS集成電路版圖集成電路版圖西安郵電學院西安郵電學院ASIC中心中心2022-6-1226準準nMOS電路電路 準nMOS結構VpFETnFETpFETSGpDDDDVV永遠導通陣列截止開關開路將輸出電平上拉到恨nMOS 邏輯電路用邏輯電路用1個個pFET為負載為負載OLnFETnFETpFETOLVV陣列導通開關短路將輸出電平下拉到低電平但因導通，較大CMOS集成電路版圖集成電

9、路版圖西安郵電學院西安郵電學院ASIC中心中心2022-6-1227準準nMOS電路電路 準nMOS反相器:輸出低電平CMOS集成電路版圖集成電路版圖西安郵電學院西安郵電學院ASIC中心中心2022-6-1228準準nMOS電路電路 準nMOS反相器:實例CMOS集成電路版圖集成電路版圖西安郵電學院西安郵電學院ASIC中心中心2022-6-1229準準nMOS電路電路 準nMOS NAND2/NOR2CMOS集成電路版圖集成電路版圖西安郵電學院西安郵電學院ASIC中心中心2022-6-1230準準nMOS電路電路 準nMOS AOICMOS集成電路版圖集成電路版圖西安郵電學院西安郵電學院ASI

10、C中心中心2022-6-1231準準nMOS電路電路 準nMOS特點優(yōu)點優(yōu)點電路簡單，需要電路簡單，需要FET數少，占用芯片面積少數少，占用芯片面積少 CMOS門：門：N個輸入需要個輸入需要2N個個FET 準準nMOS門：門：N個輸入需要個輸入需要N+1個個FET適用于版圖面積受限或者扇入很大或者速度要求較快的場合適用于版圖面積受限或者扇入很大或者速度要求較快的場合缺點缺點低電平低電平VOL與與pFET和和nFET的尺寸比有關（有比邏輯）的尺寸比有關（有比邏輯）存在靜態(tài)功耗（輸出低電平時，存在靜態(tài)功耗（輸出低電平時，pFET與與PDN形成導電通道）形成導電通道）CMOS集成電路版圖集成電路版圖

11、西安郵電學院西安郵電學院ASIC中心中心2022-6-1232動態(tài)動態(tài)CMOS電路電路 基本結構pnp0MMMDDoutoutDDVCVV 預充電：導通，截止，輸出與輸入無關，通過對充電， 使pnn1MMnFET MVoutDDDDVVV 求值：截止，導通，輸入經邏輯陣列運算得到輸出若運算結果為邏輯1，則輸出為高阻態(tài)，保持；若運算結果為邏輯0，則輸出通過邏輯陣列和放電，使0f預充電管:提供輸出高電平時鐘信號：控制電路的工作并實現同步求值控制管:保證預充電期間無靜態(tài)功耗實現邏輯操作輸出電容：包括結電容、扇出門輸入電容和布線電容，保持預充電電平CMOS集成電路版圖集成電路版圖西安郵電學院西安郵電學

12、院ASIC中心中心2022-6-1233動態(tài)動態(tài)CMOS電路電路 版圖:NAND3CMOS集成電路版圖集成電路版圖西安郵電學院西安郵電學院ASIC中心中心2022-6-1234動態(tài)動態(tài)CMOS電路（存在的問題）電路（存在的問題）1、輸入變量只能在預充電期間變化，在求值階段必須保持穩(wěn)定、輸入變量只能在預充電期間變化，在求值階段必須保持穩(wěn)定 時鐘上升沿前時鐘上升沿前：Ma、Mb均截止，CL上電荷充滿，以保持其高電平 時鐘上升沿后時鐘上升沿后： Ma導通，Mb截止，CL上的電荷在CL和CA間重新分配，使Vout有所下降電荷分享電荷分享（Charge sharing） FET之間的寄生電容與負載電容分

13、享放電電荷和充電電荷，導致輸出電壓衰減2、電荷分享電荷分享（Charge sharing）CMOS集成電路版圖集成電路版圖西安郵電學院西安郵電學院ASIC中心中心2022-6-1235動態(tài)動態(tài)CMOS（存在的問題）（存在的問題）012101 M221M2 22DDDDTnTnCLKoutVoutVoutoutVoutoutVoutoutV預充電：，求值：在 之前的延時期內，導通；直至截止停止 ，但此時已損失了且無法恢復薤揶D動態(tài)CMOS門的輸入若出現10的翻轉，就會導致預充電電荷的損失要避免這種損失，應使動態(tài)CMOS門在求值時只出現01的翻轉，方法是在預充電期間置所有的輸入為0在動態(tài)CMOS單

14、元之間加1個反相器（多米諾單元）3、多級不能直接級聯、多級不能直接級聯CMOS集成電路版圖集成電路版圖西安郵電學院西安郵電學院ASIC中心中心2022-6-1236多米諾邏輯多米諾邏輯 多米諾邏輯單元構成基本動態(tài)邏輯靜態(tài)反相器CMOS集成電路版圖集成電路版圖西安郵電學院西安郵電學院ASIC中心中心2022-6-1237多米諾邏輯多米諾邏輯 基本邏輯門多米諾邏輯門實例CMOS集成電路版圖集成電路版圖西安郵電學院西安郵電學院ASIC中心中心2022-6-1238多米諾邏輯多米諾邏輯 邏輯鏈構成1231230CCCffff 預充電： 、同時進行，使所有的 置01求值： 、 、 依次進行，有如“多米諾

15、骨牌”CMOS集成電路版圖集成電路版圖西安郵電學院西安郵電學院ASIC中心中心2022-6-1239多米諾邏輯多米諾邏輯 名稱由來只有當所有前級的電平轉換已完成，本級才會有動作。預充電求值CMOS集成電路版圖集成電路版圖西安郵電學院西安郵電學院ASIC中心中心2022-6-1240C2MOS電路電路C2MOS: 時鐘控制CMOS電路1M1M20M1M2HiZ時，、導通，輸出靜態(tài)邏輯運算的結果，與輸入有關時，、截止，輸出高阻態(tài) ，與輸入無關ff=nFET靜態(tài)邏輯電路靜態(tài)邏輯電路pFET靜態(tài)邏輯電路靜態(tài)邏輯電路三三態(tài)態(tài)輸輸出出控控制制CMOS集成電路版圖集成電路版圖西安郵電學院西安郵電學院ASIC

16、中心中心2022-6-1241C2MOS電路電路 三態(tài)反相器0M1M21M1M2DataCOMSnDDnEfVGNDEf、均截止與、均斷開，輸出為高阻態(tài)、均導通成為以為輸入端、 為輸出端的反相器=揶=揶 ZHi低電平0三態(tài)電路 高電平1， 常用于將電路與公共總線隔開高阻 （Z） CMOS集成電路版圖集成電路版圖西安郵電學院西安郵電學院ASIC中心中心2022-6-1242C2MOS電路電路 C2MOS門電路使tr使tfCMOS集成電路版圖集成電路版圖西安郵電學院西安郵電學院ASIC中心中心2022-6-1243C2MOS電路電路 C2MOS門:版圖CMOS集成電路版圖集成電路版圖西安郵電學院西

17、安郵電學院ASIC中心中心2022-6-1244C2MOS電路電路 C2MOS門:特點C2MOS的作用的作用通過控制邏輯門的內部操作，同步通過邏輯鏈的數據流C2MOS的不足的不足高阻態(tài)下，電荷泄漏Vout不能永久保持，其保持時間必須時鐘周期 時鐘頻率ffminVout衰減的原因：電荷泄漏、亞閾值電流等CMOS集成電路版圖集成電路版圖西安郵電學院西安郵電學院ASIC中心中心2022-6-1245D鎖存器電路鎖存器電路(傳輸門實現二選一傳輸門實現二選一)QDclkclk!clk!clkclkinput sampled(transparent mode)feedback(hold mode)clk0

18、1CMOS集成電路版圖集成電路版圖西安郵電學院西安郵電學院ASIC中心中心2022-6-1246基于二選一電路的基于二選一電路的D鎖存器鎖存器正時鐘Latch負時鐘LatchQ = !clk & Q | clk & DQ = clk & Q | !clk & DQDclk01反饋clk為低時輸出等于輸入clk為高時輸出等于輸入QDclk10反饋將反饋環(huán)路斷開實現輸入采樣將反饋環(huán)路斷開實現輸入采樣CMOS集成電路版圖集成電路版圖西安郵電學院西安郵電學院ASIC中心中心2022-6-1247主從主從D觸發(fā)器觸發(fā)器MasterQMD01Q10SlaveQMDclk01

19、Qclk10SlaveMasterclkQMQDclkDFFQDclk = 0 transparent holdclk = 01 hold transparentCMOS集成電路版圖集成電路版圖西安郵電學院西安郵電學院ASIC中心中心2022-6-12482.4 理解電路圖連接關系理解電路圖連接關系RETURNCMOS集成電路版圖集成電路版圖西安郵電學院西安郵電學院ASIC中心中心2022-6-12492.5 回顧電學基本定律回顧電學基本定律2.5.1 歐姆定律歐姆定律2.5.2 Kirchhoff定律定律Kirchhoff電流定律Kirchhoff電壓定律2.5.3 電阻電阻2.5.4 電容

20、電容2.5.5 延時計算延時計算CMOS集成電路版圖集成電路版圖西安郵電學院西安郵電學院ASIC中心中心2022-6-12502.5.1 歐姆定律歐姆定律V=IRMOS管等效電阻管等效電阻CMOS集成電路版圖集成電路版圖西安郵電學院西安郵電學院ASIC中心中心2022-6-12512.5.2 Kirchhoff定律定律Kirchhoff定律定律Kirchhoff電流定律：流入任一電學節(jié)點的電流的代數和為零； 或者，流入節(jié)點的電流總和等于流出節(jié)點的電流總和。Kirchhoff電壓定律：在一個閉環(huán)回路中的電壓降之和等于該電路外加總電壓，即，輸入電壓總量等于電路中所有的電壓降。1230NIIII+=123=TIIII+123=TVVVV+CMOS集成電路版圖集成電路版圖西安郵電學院西安郵電學院ASIC中心中心2022-6-12522.5.3 電阻電阻電阻即導體導電的阻力（能力）。電阻即導體導電的阻力