Altera QuartusII 操作

1、Altera QuartusII 軟件操作指南 文本輸入設(shè)計(jì)是一種常用的數(shù)字系統(tǒng)設(shè)計(jì)方式，大型設(shè)計(jì)中一般都采用此種設(shè)計(jì)方法。此方法的特點(diǎn)是易于使用自頂向下的設(shè)計(jì)方法、易于模塊劃分和復(fù)用、移植性強(qiáng)、通用性好、設(shè)計(jì)不因芯片工藝和結(jié)構(gòu)的改變而變化、利于向 ASIC的移植。 文本輸入設(shè)計(jì)方法基本步驟包括設(shè)計(jì)輸入、項(xiàng)目編譯和仿真驗(yàn)證。一、新建工程 雙擊QuartusII軟件啟動(dòng)坐標(biāo)，即可啟動(dòng)QuartusII軟件，啟動(dòng)界面如下：新建一個(gè)項(xiàng)目時(shí)，點(diǎn)擊file-new project wizard,出現(xiàn)以下一個(gè)對(duì)話(huà)框：點(diǎn)擊進(jìn)入下一界面 在上頁(yè)的對(duì)話(huà)框中，第一行是需要你指定項(xiàng)目保存的路徑，支持含中文字符的路徑

2、，第二行是需要你為這個(gè)項(xiàng)目取一個(gè)名稱(chēng)，第三行是需要你為這個(gè)項(xiàng)目的頂層實(shí)體取個(gè)名字，這三個(gè)設(shè)定好后，點(diǎn)擊“next”，出現(xiàn)下面一個(gè)界面： 在上頁(yè)的界面中，你可以添加已經(jīng)寫(xiě)好的程序模塊，實(shí)現(xiàn)模塊共享，如果需要添加直接點(diǎn) 擊“Add”按 鈕就可以 了，如果不 需要直接點(diǎn) 擊 “next”， 出現(xiàn)這個(gè) 界面：選擇芯片點(diǎn)擊進(jìn)入下一界面點(diǎn)擊完成點(diǎn)擊完成選擇選擇VHDL FILE點(diǎn)擊進(jìn)入編輯界面輸入文輸入文本文件本文件保存文件保存文件,注意保存注意保存的文件名要和文本的文件名要和文本的實(shí)體名一致的實(shí)體名一致啟動(dòng)編譯啟動(dòng)編譯編譯成功編譯成功建立仿真文件建立仿真文件設(shè)置仿真設(shè)置仿真結(jié)束時(shí)間結(jié)束時(shí)間設(shè)置仿真結(jié)束時(shí)

3、間為設(shè)置仿真結(jié)束時(shí)間為100US 設(shè)置仿真時(shí)間區(qū)域，并進(jìn)行波形文件存盤(pán)（選擇File中的Save as）在空白處雙擊在空白處雙擊鼠標(biāo)左鍵鼠標(biāo)左鍵選選擇擇”NODE FINDER”點(diǎn)擊點(diǎn)擊”LIST”選擇需要選擇需要的信號(hào)的信號(hào) 接下來(lái)分別對(duì)各輸入端口進(jìn)行設(shè)置，完成之后，單擊保存文件按鈕進(jìn)行保存。：在波形文件中添加注釋?zhuān)唬盒薷男盘?hào)的波形值，把選定區(qū)域的波形更改成 原值的相反值；：放大，縮小波形；：全屏顯示波形文件；：在波形文件信號(hào)欄中查找信號(hào)名，可以快 捷地找到待觀察信號(hào)；：將信號(hào)欄中的名稱(chēng)用另一個(gè)名稱(chēng)代替；：為選定的信號(hào)賦予未初始化狀態(tài)；：為選定的信號(hào)賦予不定狀態(tài)；：為選定的信號(hào)賦予0值；：為

4、選定的信號(hào)賦予1值；：為選定的信號(hào)賦予高阻狀態(tài)；：為選定的信號(hào)賦予弱信號(hào)；：為選定的信號(hào)賦予低電平；：為選定的信號(hào)賦予高電平；：為選定的信號(hào)不進(jìn)行賦值；：為選定的信號(hào)賦原值的相反值；：專(zhuān)門(mén)設(shè)置時(shí)鐘信號(hào)；：把選定的信號(hào)用一個(gè)時(shí)鐘信號(hào)或是周期性信號(hào)來(lái) 代替；：為總線信號(hào)賦值；：為選定的信號(hào)隨機(jī)賦值；保存好文件保存好文件,默認(rèn)文件名默認(rèn)文件名 單擊“assignments”菜單下的“settings”令，在彈出的“settings”對(duì)話(huà)框中進(jìn)行設(shè)置。如上圖，單擊左側(cè)標(biāo)題欄中的“simulator settings”選項(xiàng)后，在右側(cè)的“simulator mode”下拉菜單中選擇“functional”

5、選項(xiàng)即可，單擊“ok”按鈕后完成設(shè)置。 設(shè)置完成后需要生成功能仿真網(wǎng)絡(luò)表。單擊“processing”菜單下的“generate functional simulation netlist ”命令后自動(dòng)創(chuàng)建功能仿真網(wǎng)絡(luò)表，如下圖所示，完成后彈出相應(yīng)的提示框，單擊“確定”按鈕即可。啟動(dòng)仿真啟動(dòng)仿真仿真結(jié)果仿真結(jié)果相關(guān)實(shí)驗(yàn)相關(guān)實(shí)驗(yàn)1-1. 應(yīng)用 QuartusII 完成基本組合電路設(shè)計(jì) v(1) 實(shí)驗(yàn)?zāi)康模菏煜uartus的VHDL文本設(shè)計(jì)流程全過(guò)程，學(xué)習(xí)簡(jiǎn)單組合電路的設(shè)計(jì)和仿真。v(2) 實(shí)驗(yàn)內(nèi)容：利用Quartus完成2選1多路選擇器的文本編輯輸入(mux21a.vhd)和仿真測(cè)試，給出仿真

6、波形。v(3)實(shí)驗(yàn)報(bào)告：根據(jù)以上的實(shí)驗(yàn)內(nèi)容寫(xiě)出實(shí)驗(yàn)報(bào)告，包括實(shí)驗(yàn)?zāi)康?、?shí)驗(yàn)步驟、程序設(shè)計(jì)、軟件編譯和仿真分析，給出仿真波形圖及其程序分析報(bào)告。 實(shí)驗(yàn)實(shí)驗(yàn)1.1 組合電路的設(shè)計(jì)組合電路的設(shè)計(jì) ENTITY mux21a IS ENTITY mux21a IS PORT ( a, b, s: IN BIT; PORT ( a, b, s: IN BIT; y : OUT BIT ); y : OUT BIT );END ENTITY mux21a;END ENTITY mux21a;ARCHITECTURE one OF mux21a ISARCHITECTURE one OF mux21a IS

7、 BEGIN BEGIN PROCESS (a,b,s) PROCESS (a,b,s) BEGINBEGIN IF s = 0 THEN IF s = 0 THEN y = a ; ELSE y = a ; ELSE y = b ;y = b ;END IF;END IF; END PROCESS; END PROCESS;END ARCHITECTURE one END ARCHITECTURE one 1-2. 應(yīng)用 QuartusII完成基本時(shí)序電路的設(shè)計(jì) v(1) 實(shí)驗(yàn)?zāi)康模菏煜uartus的VHDL文本設(shè)計(jì)過(guò)程，學(xué)習(xí)簡(jiǎn)單時(shí)序電路的設(shè)計(jì)和仿真。v(2) 實(shí)驗(yàn)內(nèi)容：根據(jù)實(shí)驗(yàn)的步驟和要

8、求，設(shè)計(jì)觸發(fā)器，給出程序設(shè)計(jì)、軟件編譯及其仿真分析的實(shí)驗(yàn)過(guò)程。v (3)實(shí)驗(yàn)報(bào)告：根據(jù)以上的實(shí)驗(yàn)內(nèi)容寫(xiě)出實(shí)驗(yàn)報(bào)告，包括實(shí)驗(yàn)?zāi)康摹?shí)驗(yàn)步驟、程序設(shè)計(jì)、軟件編譯和仿真分析，給出仿真波形圖及其程序分析報(bào)告。實(shí)驗(yàn)實(shí)驗(yàn)1.2 觸發(fā)器設(shè)計(jì)觸發(fā)器設(shè)計(jì) LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ; ENTITY DFF1 IS PORT (CLK : IN STD_LOGIC ; D : IN STD_LOGIC ; Q : OUT STD_LOGIC ); END ; ARCHITECTURE bhv OF DFF1 IS SIGNAL Q1 : STD_LOGIC

9、 ; BEGIN PROCESS (CLK,Q1) BEGIN IF CLKEVENT AND CLK = 1 THEN Q1 = D ; END IF; END PROCESS ;Q 0) ; -計(jì)數(shù)器異步復(fù)位計(jì)數(shù)器異步復(fù)位 ELSIF CLKEVENT AND CLK=1 THEN -檢測(cè)時(shí)鐘上升沿檢測(cè)時(shí)鐘上升沿 IF EN = 1 THEN -檢測(cè)是否允許計(jì)數(shù)（同步使能）檢測(cè)是否允許計(jì)數(shù)（同步使能） IF CQI 0); -大于大于9，計(jì)數(shù)值清零，計(jì)數(shù)值清零 END IF; END IF; END IF; IF CQI = 9 THEN COUT = 1; -計(jì)數(shù)大于計(jì)數(shù)大于9，輸出進(jìn)位

10、信號(hào)，輸出進(jìn)位信號(hào) ELSE COUT = 0; END IF; CQ LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S NULL ; END CASE ; END PROCESS ; END ; 實(shí)驗(yàn)實(shí)驗(yàn)2.2 7段數(shù)碼顯示譯碼器設(shè)計(jì)段數(shù)碼顯示譯碼器設(shè)計(jì) 3. 數(shù)控分頻器的設(shè)計(jì) v(1) 實(shí)驗(yàn)?zāi)康模簩W(xué)習(xí)數(shù)控分頻器的設(shè)計(jì)和分析方法。 v(2) 實(shí)驗(yàn)原理：數(shù)控分頻器的功能就是當(dāng)在輸入端給定不同輸入數(shù)據(jù)時(shí)，將對(duì)輸入的時(shí)鐘信號(hào)有不同的分頻比，數(shù)控分頻器就是用計(jì)

11、數(shù)值可并行預(yù)置的加法計(jì)數(shù)器設(shè)計(jì)完成的，方法是將計(jì)數(shù)溢出位與預(yù)置數(shù)加載輸入信號(hào)相接即可。 v(3) 分析：根據(jù)下圖的波形提示，分析所設(shè)計(jì)程序中的各語(yǔ)句功能、設(shè)計(jì)原理及邏輯功能，詳述進(jìn)程P_REG和P_DIV的作用。v(4) 仿真：輸入不同的CLK頻率和預(yù)置值D，給出如上圖所示的時(shí)序波形。 v(5) 實(shí)驗(yàn)報(bào)告：根據(jù)以上的要求，將實(shí)驗(yàn)項(xiàng)目分析設(shè)計(jì)和仿真寫(xiě)入實(shí)驗(yàn)報(bào)告。 vLIBRARY IEEE;vUSE IEEE.STD_LOGIC_1164.ALL;vUSE IEEE.STD_LOGIC_UNSIGNED.ALL;vENTITY DVF ISv PORT ( CLK : IN STD_LOGIC;

12、v D : IN STD_LOGIC_VECTOR(7 DOWNTO 0);v FOUT : OUT STD_LOGIC );vEND;vARCHITECTURE one OF DVF ISv SIGNAL FULL : STD_LOGIC;vBEGINv P_REG: PROCESS(CLK)v VARIABLE CNT8 : STD_LOGIC_VECTOR(7 DOWNTO 0);v BEGIN v IF CLKEVENT AND CLK = 1 THENv IF CNT8 = 11111111 THEN v CNT8 := D; -當(dāng)CNT8計(jì)數(shù)計(jì)滿(mǎn)時(shí)，輸入數(shù)據(jù)D被同步預(yù)置給計(jì)數(shù)器CN

13、T8 v FULL = 1; -同時(shí)使溢出標(biāo)志信號(hào)FULL輸出為高電平 v ELSE CNT8 := CNT8 + 1; -否則繼續(xù)作加1計(jì)數(shù)v FULL = 0; -且輸出溢出標(biāo)志信號(hào)FULL為低電平 v END IF;v END IF;v END PROCESS P_REG ;v P_DIV: PROCESS(FULL)v VARIABLE CNT2 : STD_LOGIC;v BEGINv IF FULLEVENT AND FULL = 1 THEN v CNT2 := NOT CNT2; -如果溢出標(biāo)志信號(hào)FULL為高電平，D觸發(fā)器輸出取反v IF CNT2 = 1 THEN FOUT = 1; ELSE FOUT = 0;v END IF;v END IF;v END PROCESS P_DIV ;vEND; 4. 用原理圖輸入法設(shè)計(jì)八位全加器用原理圖輸入法設(shè)計(jì)八位全加器 v(1) 實(shí)驗(yàn)?zāi)康模菏煜だ肣uartus II 的原理圖輸入方法設(shè)計(jì)簡(jiǎn)單組合電路，掌握層次化設(shè)計(jì)的方法，并通過(guò)一個(gè)8位全加器的設(shè)計(jì)把握利用EDA軟件進(jìn)行原理圖輸入方式的電子線路設(shè)計(jì)的詳細(xì)流程。 v(2) 實(shí)驗(yàn)原理：一個(gè)8位全加