Verilog復(fù)習(xí)題

1、Verilog復(fù)習(xí)題一、填空題1.用EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的目標(biāo)是最終完成ASIC的設(shè)計(jì)與實(shí)現(xiàn)。2.可編程器件分為CPLD和FPGA。3.隨著EDA技術(shù)的不斷完善與成熟，自頂向下的設(shè)計(jì)方法更多的被應(yīng)用于VerilogHDL設(shè)計(jì)當(dāng)中。4.目前國(guó)際上較大的PLD器件制造公司有ALtera和Xilinx公司。5.完整的條件語(yǔ)句將產(chǎn)生組合電路，不完整的條件語(yǔ)句將產(chǎn)生時(shí)序電路。6.阻塞性賦值符號(hào)為 = ，非阻塞性賦值符號(hào)為 = 。7有限狀態(tài)機(jī)分為Moore和Mealy兩種類型。8、EDA縮寫(xiě)的含義為電子設(shè)計(jì)自動(dòng)化(Electronic Design Automation)9狀態(tài)機(jī)常用狀態(tài)編碼有二進(jìn)制

2、、格雷碼和獨(dú)熱碼。10Verilog HDL中任務(wù)可以調(diào)用其他任務(wù)和函數(shù)。11系統(tǒng)函數(shù)和任務(wù)函數(shù)的首字符標(biāo)志為 $ ，預(yù)編譯指令首字符標(biāo)志為 # 。12可編程邏輯器件的優(yōu)化過(guò)程主要是對(duì)速度和資源的處理過(guò)程。13、大型數(shù)字邏輯電路設(shè)計(jì)采用的IP核有軟IP、固IP和硬IP。二、選擇題1、已知 “a=1b1;b=3b001;”那么a,b（C）(A)4b0011(B)3b001(C)4b1001(D)3b1012、在verilog中，下列語(yǔ)句哪個(gè)不是分支語(yǔ)句？（D）(A)if-else(B)case(C)casez(D)repeat3、VerilogHDL語(yǔ)言進(jìn)行電路設(shè)計(jì)方法有哪幾種（8分）自上而下的

3、設(shè)計(jì)方法（Top-Down）自下而上的設(shè)計(jì)方法（Bottom-Up）綜合設(shè)計(jì)的方法4、在verilog語(yǔ)言中，a=4b1011，那么&a=（D）(A)4b1011(B)4b1111(C)1b1(D)1b05、在verilog語(yǔ)言中整型數(shù)據(jù)與（C）位寄存器數(shù)據(jù)在實(shí)際意義上是相同的。 (A)8(B)16(C)32(D)646、大規(guī)?？删幊唐骷饕蠪PGA、CPLD兩類，下列對(duì)FPGA結(jié)構(gòu)與工作原理的描述中，正確的是_C_。AFPGA全稱為復(fù)雜可編程邏輯器件；BFPGA是基于乘積項(xiàng)結(jié)構(gòu)的可編程邏輯器件；C基于SRAM的FPGA器件，在每次上電后必須進(jìn)行一次配置；D在Altera公司生產(chǎn)的器件中，M

4、AX7000系列屬FPGA結(jié)構(gòu)。7.子系統(tǒng)設(shè)計(jì)優(yōu)化，主要考慮提高資源利用率減少功耗（即面積優(yōu)化），以及提高運(yùn)行速度（即速度優(yōu)化）；指出下列哪些方法是面積優(yōu)化_B_。流水線設(shè)計(jì)資源共享邏輯優(yōu)化串行化寄存器配平關(guān)鍵路徑法ABCD8、下列標(biāo)識(shí)符中，_A_是不合法的標(biāo)識(shí)符。A9moonBState0CNot_Ack_0Dsignall9、下列語(yǔ)句中，不屬于并行語(yǔ)句的是：_D_A. 過(guò)程語(yǔ)句Bassign語(yǔ)句C元件例化語(yǔ)句Dcase語(yǔ)句6、 10、P,Q,R都是4bit的輸入矢量，下面哪一種表達(dá)形式是正確的 5)1)input P3:0,Q,R;2)input P,Q,R3:0;3)input P3:0

5、,Q3:0,R3:0;4)input 3:0 P,3:0Q,0:3R;5)input 3:0 P,Q,R;11、請(qǐng)根據(jù)以下兩條語(yǔ)句的執(zhí)行，最后變量A中的值是_。 reg 7:0 A;A=2hFF; 8b0000_0011 8h03 8b1111_1111 8b11111111三、簡(jiǎn)答題 1、簡(jiǎn)要說(shuō)明仿真時(shí)阻塞賦值與非阻塞賦值的區(qū)別非阻塞（non-blocking)賦值方式 ( b= a)：b的值被賦成新值a的操作, 并不是立刻完成的，而是在塊結(jié)束時(shí)才完成；塊內(nèi)的多條賦值語(yǔ)句在塊結(jié)束時(shí)同時(shí)賦值；硬件有對(duì)應(yīng)的電路。阻塞（blocking)賦值方式 ( b = a)：b的值立刻被賦成新值a；完成該賦

6、值語(yǔ)句后才能執(zhí)行下一句的操作；硬件沒(méi)有對(duì)應(yīng)的電路，因而綜合結(jié)果未知。阻塞賦值是在該語(yǔ)句結(jié)束是立即完成賦值操作；非阻塞賦值是在整個(gè)過(guò)程塊結(jié)束是才完成賦值操作。2、簡(jiǎn)述有限狀態(tài)機(jī)FSM分為哪兩類？有何區(qū)別？有限狀態(tài)機(jī)的狀態(tài)編碼風(fēng)格主要有哪三種？根據(jù)內(nèi)部結(jié)構(gòu)不同可分為摩爾型狀態(tài)機(jī)和米里型狀態(tài)機(jī)兩種。摩爾型狀態(tài)機(jī)的輸出只由當(dāng)前狀態(tài)決定，而次態(tài)由輸入和現(xiàn)態(tài)共同決定；米里型狀態(tài)機(jī)的輸出由輸入和現(xiàn)態(tài)共同決定，而次態(tài)也由輸入和現(xiàn)態(tài)決定。狀態(tài)編碼主要有三種：連續(xù)二進(jìn)制編碼、格雷碼和獨(dú)熱碼。3、簡(jiǎn)述基于數(shù)字系統(tǒng)設(shè)計(jì)流程包括哪些步驟?包括五個(gè)步驟：、設(shè)計(jì)輸入：將設(shè)計(jì)的結(jié)構(gòu)和功能通過(guò)原理圖或硬件描述語(yǔ)言進(jìn)行設(shè)計(jì)或編程

7、，進(jìn)行語(yǔ)法或邏輯檢查，通過(guò)表示輸入完成，否則反復(fù)檢查直到無(wú)任何錯(cuò)誤。 、邏輯綜合：將較高層的設(shè)計(jì)描述自動(dòng)轉(zhuǎn)化為較低層次描述的過(guò)程，包括行為綜合，邏輯綜合和版圖綜合或結(jié)構(gòu)綜合，最后生成電路邏輯網(wǎng)表的過(guò)程。 、布局布線：將綜合生成的電路網(wǎng)表映射到具體的目標(biāo)器件中，并產(chǎn)生最終可下載文件的過(guò)程。 、仿真：就是按照邏輯功能的算法和仿真庫(kù)對(duì)設(shè)計(jì)進(jìn)行模擬，以驗(yàn)證設(shè)計(jì)并排除錯(cuò)誤的過(guò)程，包括功能仿真和時(shí)序仿真。 、編程配置：將適配后生成的編程文件裝入到PLD器件的過(guò)程，根據(jù)不同器件實(shí)現(xiàn)編程或配置。4、簡(jiǎn)述Verilog HDL編程語(yǔ)言中函數(shù)與任務(wù)運(yùn)用有什么特點(diǎn)？函數(shù)和任務(wù)都能獨(dú)立完成相應(yīng)電路功能，通過(guò)在同一模塊

8、中的調(diào)用實(shí)現(xiàn)相應(yīng)邏輯電路功能。但它們又有以下不同：、函數(shù)中不能包含時(shí)序控制語(yǔ)句，對(duì)函數(shù)的調(diào)用，必須在同一仿真時(shí)刻返回。而任務(wù)可以包含時(shí)序控制語(yǔ)句，任務(wù)的返回時(shí)間和調(diào)用時(shí)間可以不同。、在函數(shù)中不能調(diào)用任務(wù)，而任務(wù)中可以調(diào)用其它任務(wù)和函數(shù)。但在函數(shù)中可以調(diào)用其它函數(shù)或函數(shù)自身。、函數(shù)必須包含至少一個(gè)端口，且在函數(shù)中只能定義input端口。任務(wù)可以包含0個(gè)或任何多個(gè)端口，且可以定義input、output和inout端口。、函數(shù)必須返回一個(gè)值，而任務(wù)不能返回值，只能通過(guò)output 或inout端口來(lái)傳遞執(zhí)行結(jié)果。5、簡(jiǎn)述FPGA與CPLD兩種器件應(yīng)用特點(diǎn)。CPLD與FPGA都是通用可編程邏輯器件，

9、均可在EDA仿真平臺(tái)上進(jìn)行數(shù)字邏輯電路設(shè)計(jì)，它們不同體現(xiàn)在以下幾方面：FPGA集成度和復(fù)雜度高于CPLD，所以FPGA可實(shí)現(xiàn)復(fù)雜邏輯電路設(shè)計(jì)，而CPLD適合簡(jiǎn)單和低成本的邏輯電路設(shè)計(jì)。、FPGA內(nèi)主要由LUT和寄存器組成，傾向?qū)崿F(xiàn)復(fù)雜時(shí)序邏輯電路設(shè)計(jì)，而CPLD內(nèi)主要由乘積項(xiàng)邏輯組成，傾向?qū)崿F(xiàn)組合邏輯電路設(shè)計(jì)。、FPGA工藝多為SRAM、flash等工藝，掉電后內(nèi)信息消失，所以該類型需外配存儲(chǔ)器，而CPLD工藝多為EEPROM等工藝，掉電后信息不消失，所以不用外配存儲(chǔ)器。、FPGA相對(duì)CPLD成本高，但都可以在內(nèi)都鑲嵌硬核和軟核，實(shí)現(xiàn)片上系統(tǒng)功能。四、計(jì)算題1、利用有限狀態(tài)機(jī)，以格雷碼編譯方式

10、設(shè)計(jì)一個(gè)從輸出信號(hào)序列中檢測(cè)出101信號(hào)的電路圖，其方塊圖、狀態(tài)圖和狀態(tài)表如圖表示。module melay(clk,Din,reset,Qout);input clk,reset;input Din;output Qout;reg Qout;parameter1:0 S0=2b00,S1=2b01,S2=2b11;reg1:0 CS;reg1:0 NS;always (posedge clk or posedge reset) begin if(reset=1b01) CS=S0; else CS=NS; end always (CS or Din) begin case(CS) S0:be

11、ign if(Din=1b0) begin NS=S0; Qout=1b0; end else begin NS=S1; Qout=1b0; end end S1:begin if(Din=1b0) begin NS=S2; Qout=1b0; end else begin NS=S1; Qout=1b0; end end S2:beign if(Din=1b0) begin NS=S0; Qout=1b0; end else begin NS=S1; Qout=1b0; end end endcase end endmodule2、程序注解，并說(shuō)明整個(gè)程序完成的功能。moduleAAA(a,

12、b);outputa；input6:0b；reg2:0sum;integeri;rega；always(b)beginsum=0;for(i=0;i=6;i=i+1)if(bi)sum=sum+1;if(sum2)a=1;elsea=0;endendmodule3、設(shè)計(jì)一個(gè)帶有異步復(fù)位控制端和時(shí)鐘使能控制端的10進(jìn)制計(jì)數(shù)器。端口設(shè)定如下：輸入端口：CLK：時(shí)鐘，RST：復(fù)位端，EN：時(shí)鐘使能端，LOAD：置位控制端，DIN：置位數(shù)據(jù)端；輸出端口：COUT：進(jìn)位輸出端，DOUT：計(jì)數(shù)輸出端。module cnt10 (clk,rst,en,loat,cout,dout,data);input c

13、lk ;input en ;input rst ;input load ;input 3:0 data ;output 3:0 dout ;output cout ;reg 3:0 q1 ;reg cout ;assign dout = q1;always (posedge clk or negedge rst) beginif (!rst) q1 = 0;else if (en)beginif (!loat) q1 = data;else if (q19) q1 = q1+1;else q1 = 4b0000;endendalways (q1)if (q1=4h9) cout = 1b1;e

14、lse cout = 1b0;endmodule4、下面是通過(guò)case語(yǔ)句實(shí)現(xiàn)四選一電路部分程序，將橫線上的語(yǔ)句補(bǔ)上，使程序形成完整功能。case(s1,s0)2b00:out=i0;2b01:out=i1;2b10:out=i2;2b11:out=i3;3、 標(biāo)注各語(yǔ)句功能，指出整個(gè)程序完成的電路功能。/ 帶同步清0/同步置1(低電平有效)的D觸發(fā)器.module dff_syn(q,qn,d,clk,set,reset); /定義模塊為diff_syn, 端口為q,qn,d,clk,set,resetinput d,clk,set,reset; output reg q,qn; /定義端口

15、d,clk,set,reset為輸入端口,reg,q,qn為輸出端口always (posedge clk) /對(duì)clk信號(hào)上升沿有效 begin if(reset) begin q=1b0;qn=1b1;end /同步清零,低電平有效else if(set) begin q=1b1;qn=1b0;end /同步置位, 低電平有效else begin q=d; qn=d; end /q輸出為d, qn輸出為非d; endendmodule /模塊結(jié)束 4、根據(jù)圖3給定的兩個(gè)2位全加器信號(hào)關(guān)系及實(shí)現(xiàn)的4位全加器功能部分程序，在下列部分程序中的橫線上填入必要語(yǔ)句，實(shí)現(xiàn)4位全加器的完整功能。2位加法

16、器aibicisumcout2位加法器aibicisumcoutsum4(3.2)cout4a(1.0)b(1.0)cc0a(3.2)b(3.2)sum4(1.0)圖3 /底層4位全加器程序module add2(ai,bi,ci,sum,cout);input 1:0ai,bi;input ci;output 1:0sum; reg 1:0sum;output cout;reg cout;always (ai,bi,ci) cout,sum=ai+bi+ci;endmodule/頂層8位全加器程序module fadd4(a,b,c,sum4,cout4);input 3:0a,b;inpu

17、t c;output 3:0 sum4output cout4;wire c0;add4 U1( a1:0,b1:0,c,c0,sum41:0);add4 U2( a3:0,b3:0,c0,count4,sum43:0);endmodule5、 根據(jù)下列給定的仿真輸入輸出波形圖2，說(shuō)明完成此功能的電路是什么功能電路？并寫(xiě)出對(duì)應(yīng)的Verilog HDL描述程序（圖中clk,clr為輸入，q,c為輸出）。4進(jìn)制加法計(jì)數(shù)器module counter(clk,clr,q,c)input clk,clr;output ret1:0 q;output c;always(posedge clk or ne

18、gedge clr)beginif(clr) q=2h0;elsebeginif(2h3=q) q=2h0;else q=q+2h1;endendassign c=(2h3=q)endmodule6、采用結(jié)構(gòu)描述方法設(shè)計(jì)一個(gè)二進(jìn)制數(shù)字半加器，輸入數(shù)據(jù)ai與bi，并將和輸出到so，進(jìn)位輸出到co，給出詳細(xì)設(shè)計(jì)過(guò)程。輸入輸出aibisoco0000011010101101由輸入輸出邏輯表達(dá)式，采用與門(mén)and和異或門(mén)xor進(jìn)行結(jié)構(gòu)描述的程序如下：（6分）module hadd (ai,bi,so,co);input ai,bi;output so,co;xor(so,si,ci); and(co,a

19、i,bi); endmodule6、 采用結(jié)構(gòu)描述方法設(shè)計(jì)一個(gè)二進(jìn)制數(shù)字比較器，比較輸入數(shù)據(jù)a與b的大小，并分別輸出到x，y和z，給出詳細(xì)設(shè)計(jì)過(guò)程。not(not_a,a);not(not_b,b);and(ab,a,b);and(not_ab,not_a,not_b);or(x,ab,not_ab);and(y,not_a,b);and(z,a,not_b);7、采用結(jié)構(gòu)描述方法設(shè)計(jì)一個(gè)3人競(jìng)選數(shù)字電路，輸入數(shù)據(jù)2:0x，要求2人以上為1表示通過(guò)，且輸出為y為1，否則輸出相反，給出詳細(xì)設(shè)計(jì)過(guò)程。module three1(x,y); input 2:0 x; output y; y=a&b+

20、a&c+b&c=ab+ac+bc;wire a,b,c;and(a,x0,x1); and(b,x1,x2); and(c,x1,x0); or(y,a,b,c) ;endmodule一、填空題（10分,每小題1分）1.用EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的目標(biāo)是最終完成ASIC的設(shè)計(jì)與實(shí)現(xiàn)。2.可編程器件分為FPGA和CPLD。3.隨著EDA技術(shù)的不斷完善與成熟，自頂向下的設(shè)計(jì)方法更多的被應(yīng)用于VerilogHDL設(shè)計(jì)當(dāng)中。4.目前國(guó)際上較大的PLD器件制造公司有Altera和Xilinx公司。5.完整的條件語(yǔ)句將產(chǎn)生組合電路，不完整的條件語(yǔ)句將產(chǎn)生時(shí)序電路。6.阻塞性賦值符號(hào)為=，非阻塞性賦值符號(hào)

21、為=。二、選擇題(10分，每小題2分)1.大規(guī)?？删幊唐骷饕蠪PGA、CPLD兩類，下列對(duì)FPGA結(jié)構(gòu)與工作原理的描述中，正確的是C。AFPGA全稱為復(fù)雜可編程邏輯器件；BFPGA是基于乘積項(xiàng)結(jié)構(gòu)的可編程邏輯器件；C基于SRAM的FPGA器件，在每次上電后必須進(jìn)行一次配置；D在Altera公司生產(chǎn)的器件中，MAX7000系列屬FPGA結(jié)構(gòu)。2.基于EDA軟件的FPGA/CPLD設(shè)計(jì)流程為：原理圖/HDL文本輸入綜合_適配編程下載硬件測(cè)試。正確的是B。功能仿真時(shí)序仿真邏輯綜合配置分配管腳ABCD3.子系統(tǒng)設(shè)計(jì)優(yōu)化，主要考慮提高資源利用率減少功耗（即面積優(yōu)化），以及提高運(yùn)行速度（即速度優(yōu)化）；

22、指出下列哪些方法是面積優(yōu)化B。流水線設(shè)計(jì)資源共享邏輯優(yōu)化串行化寄存器配平關(guān)鍵路徑法ABCD4.下列標(biāo)識(shí)符中，_A_是不合法的標(biāo)識(shí)符。A9moonBState0CNot_Ack_0Dsignall5.下列語(yǔ)句中，不屬于并行語(yǔ)句的是：_D_ 閱讀會(huì)員限時(shí)特惠 7大會(huì)員特權(quán)立即嘗鮮 A過(guò)程語(yǔ)句Bassign語(yǔ)句C元件例化語(yǔ)句Dcase語(yǔ)句三、EDA名詞解釋（10分）寫(xiě)出下列縮寫(xiě)的中文含義：ASIC：RTL：FPGA：SOPC：CPLD：LPM：EDA：IEEE：IP：ISP：四、簡(jiǎn)答題（10分）1.簡(jiǎn)要說(shuō)明仿真時(shí)阻塞賦值與非阻塞賦值的區(qū)別（本題4分）。2.簡(jiǎn)述有限狀態(tài)機(jī)FSM分為哪兩類？有何區(qū)別？有

23、限狀態(tài)機(jī)的狀態(tài)編碼風(fēng)格主要有哪三種？FSM的三段式描述風(fēng)格中，三段分別描述什么？（本題6分）五、程序注解（20分,每空1分）moduleAAA(a,b);outputainput6:0breg2:0sum;integeri;regaalways(b)beginsum=0;for(i=0;i=6;i=i+1) if(bi)sum=sum+1;if(sum2)a=1;elsea=0;endendmodule本程序的邏輯功能是：。四、VerilogHDL語(yǔ)言編程題（1、2小題10分，3小題20分）要求：寫(xiě)清分析設(shè)計(jì)步驟和注釋。1.試用VerilogHDL描述一個(gè)帶進(jìn)位輸入、輸出的8位全加器。端口：A

24、、B為加數(shù)，CI為進(jìn)位輸入，S為和，CO為進(jìn)位輸出 2.編寫(xiě)一個(gè)帶異步清零、異步置位的D觸發(fā)器。端口：CLK為時(shí)鐘，D為輸入，CLK為清零輸入端，SET為置位輸入端；Q輸出端。 3.設(shè)計(jì)一個(gè)帶有異步復(fù)位控制端和時(shí)鐘使能控制端的10進(jìn)制計(jì)數(shù)器。端口設(shè)定如下：輸入端口：CLK：時(shí)鐘，RST：復(fù)位端，EN：時(shí)鐘使能端，LOAD：置位控制端，DIN：置位數(shù)據(jù)端；輸出端口：COUT：進(jìn)位輸出端，DOUT：計(jì)數(shù)輸出端。一、填空題（每空2分，共20分）1、ASIC2、FPGA和CPLD。3、自頂向下4、Altera和Xilinx5、組合時(shí)序6、=二、選擇題(10分，每小題2分)1、C2、B3、B4、A5、D

25、三、EDA名詞解釋（10分）ASIC專用集成電路RTL寄存器傳輸級(jí)FPGA現(xiàn)場(chǎng)可編程門(mén)陣列SOPC可編程片上系統(tǒng)CPLD復(fù)雜可編程邏輯器件LPM參數(shù)可定制宏模塊庫(kù)EDA電子設(shè)計(jì)自動(dòng)化IEEE電子電氣工程師協(xié)會(huì)IP知識(shí)產(chǎn)權(quán)核ISP在系統(tǒng)可編程四、簡(jiǎn)答題（10分）1、簡(jiǎn)要說(shuō)明仿真時(shí)阻塞賦值與非阻塞賦值的區(qū)別（本題4分）。答：非阻塞（non-blocking)賦值方式(b=a)：b的值被賦成新值a的操作,并不是立刻完成的，而是在塊結(jié)束時(shí)才完成；塊內(nèi)的多條賦值語(yǔ)句在塊結(jié)束時(shí)同時(shí)賦值；硬件有對(duì)應(yīng)的電路。阻塞（blocking)賦值方式(b=a)：b的值立刻被賦成新值a；完成該賦值語(yǔ)句后才能執(zhí)行下一句的操

26、作；硬件沒(méi)有對(duì)應(yīng)的電路，因而綜合結(jié)果未知。2、簡(jiǎn)述有限狀態(tài)機(jī)FSM分為哪兩類？有何區(qū)別？有限狀態(tài)機(jī)的狀態(tài)編碼風(fēng)格主要有哪三種？FSM的三段式描述風(fēng)格中，三段分別描述什么？（本題6分）答：Mearly型，Moore型；前者與輸入與當(dāng)前狀態(tài)有關(guān)，而后者只和當(dāng)前狀態(tài)有關(guān)；Binary，Gray，One-Hot編碼；分別為狀態(tài)保存，狀態(tài)切換，輸出；五、程序注解（20分,每空1分）moduleAAA(a,b);定義模塊名為AAA，端口為a，boutputa定義a為輸出端口input6:0b定義b為輸出端口，b為7位二進(jìn)制數(shù)reg2:0sum;sum為reg型變量，用于統(tǒng)計(jì)贊成的人數(shù)integeri;定義整型變量i為循環(huán)控制變量rega定義a為寄存器變量always(b)過(guò)程語(yǔ)句，敏感變量為bbegin語(yǔ)句塊 sum=0;sum初值為0for(i=0;i=6;i=i+1)for語(yǔ)句，統(tǒng)計(jì)b為1的個(gè)數(shù)if(bi)條件語(yǔ)句sum=sum+1;只要有人投贊成票，則sum加1if(sum2)a=1;若超過(guò)4人贊成，則表決通過(guò)elsea=0;若不到4人，則不通過(guò)endendmodule本程序的邏輯功能是：7人投票表決器。六、VerilogHDL編程題（1、2小題10分，3小題20分）要求：寫(xiě)清分