版圖設(shè)計(jì)簡要

1、 倪婷v1.CMOS基本工藝流程v2.CMOS版圖設(shè)計(jì)注意v3.關(guān)于SAB與HV（基于snake項(xiàng)目）1.CMOS基本工藝流程v以基本的MOS反相器為例：1.CMOS基本工藝流程v工藝的基本步驟：（簡單說明）1.1阱的制作vSi3N4薄膜不易被滲透，適合作為掩膜層。vSi3N4下氧化層作用：減小氧化過程中Si襯底內(nèi)的應(yīng)力。1.1阱的制作1.2隔離區(qū)的制作v在IC工藝中，有源區(qū)就是生長器件的區(qū)域，而場區(qū)就是隔離區(qū)。1.3柵極的制作1.4有源區(qū)的制作1.5接觸孔的制作1.6連線與鈍化的制作v2.1 版圖設(shè)計(jì)總體方法v 版圖布局首先考慮先按照信號(hào)通路從左向右，從下而上的原則分布；第二考慮模擬部分，容

2、易受到干擾的部分在上、下兩邊，數(shù)字部分在中間；第三考慮同一功能塊內(nèi)器件集中布局，聯(lián)系較多的功能塊盡量靠近，以縮短連線，減少噪聲干擾。v 根據(jù)布局的第二點(diǎn)考慮，我們將模擬部分和數(shù)字部分分開布局，從一定程度上減小了干擾，為了進(jìn)一步減小干擾，版圖設(shè)計(jì)中采取了以下措施：v2.1.1使用雙電源供電，將模擬電源、地和數(shù)字電源、地完全分開。v2.1.2增加地與襯底的接觸，在沒有器件和走線的空白處多打襯底接觸孔，并且與地線連接，并有利于收集襯底噪聲電流，穩(wěn)定襯底電位，減小干擾與被干擾。v2.1.3避免鋁和多晶平行走線，對噪聲敏感的線盡量布得短，減少與時(shí)鐘信號(hào)或其它數(shù)字信號(hào)線的交叉，以減小雜散電容。v2.1.4

3、MOS 管的有源區(qū)面積適度，以減小寄生電容，提高工作速度。v2.1.5精確電阻，以減小襯底噪聲對電容的影響，另外電容上盡量減少走線，電容的上下極板接觸孔分部要均勻。多開接觸孔以減小寄生電阻。v2.1.6為了防止 CMOS 電路發(fā)生閂鎖，在 NMOS 管和 PMOS 管周圍分別增加了保護(hù)環(huán)。v2.1.7除減小干擾外，提高關(guān)鍵部位器件的匹配度也是版圖設(shè)計(jì)中一個(gè)重要的設(shè)計(jì)要求。電路中的大多數(shù)子電路，都采用了差分的完全對稱的電路結(jié)構(gòu)，當(dāng)器件發(fā)生失配時(shí)，可能導(dǎo)致兩邊的增益不同，共模電壓發(fā)生改變，影響電路的精度。v2.2 版圖設(shè)計(jì)注意事項(xiàng)v2.2.1功率管版圖設(shè)計(jì)v 功率輸出級(jí)的晶體管及其驅(qū)動(dòng)級(jí)驅(qū)動(dòng)管的寬

4、長比 W/L 都很大，這意味著非常長的柵連接，而多晶硅線又是高電阻，它降低了開關(guān)性能。解決辦法：v（1）并聯(lián)許多小的晶體管，源漏區(qū)多加接觸孔；v（2）環(huán)形或螺旋形連接。v寬長比較大的幾種管子可以采用叉指結(jié)構(gòu)如圖1所示，也可以使用環(huán)形的設(shè)計(jì)方法如圖2所示。在這兩種方法里面，通過利用低電阻的金屬線連接短的多晶硅部分來減少柵極電阻。以上的各種方法，與工藝支持有關(guān)。v2.2.2.seal ringv 在版圖完成之后，在每個(gè)芯片四周環(huán)繞一圈seal ring可以起到保護(hù)和隔離芯片的作用。這個(gè)seal ring 通過金屬連接孔擴(kuò)散的方式連接到襯底并且接VSS電位。對于芯片面積小于8000um8000um的

5、電路，在seal ring與主芯片之間需要10um的間隔區(qū)域，而對于芯片面積大于8000um8000um的電路，則需要15um的間隔區(qū)域。v2.2.3.保護(hù)環(huán)v 為了減少閂鎖發(fā)生，對mos管需要添加保護(hù)環(huán)，特別是I/O口的管子，最好是加雙環(huán)。添加保護(hù)環(huán)需要注意以下幾個(gè)問題。v（1）對NMOS來說，加P型保護(hù)環(huán)；對于PMOS來說，加N型保護(hù)環(huán)。v（2）N型保護(hù)環(huán)必須由N阱構(gòu)造通過N+擴(kuò)散同VDD相連；P型保護(hù)環(huán)則須由P阱和P+擴(kuò)散同Vss相連。v（3）相同類型和不同類型的保護(hù)環(huán)之間的最小間距需要參考相應(yīng)的器件隔離規(guī)范。v2.2.4寬金屬線開槽v 寬金屬在芯片溫度升高至金屬顯著膨脹時(shí)，由于大塊金屬

6、的側(cè)邊慣性阻止了側(cè)邊膨脹，從而導(dǎo)致了金屬中部發(fā)生膨脹。如果金屬受到足夠的應(yīng)力反復(fù)膨脹，金屬最終會(huì)破壞保護(hù)晶圓的絕緣層和鈍化層。雜質(zhì)和微塵將會(huì)進(jìn)入芯片，與不同材料發(fā)生反應(yīng)，從而導(dǎo)致芯片不能工作或工作不穩(wěn)定。v 在金屬中每間隔一定距離開槽后者開孔，可解決這個(gè)問題，如圖3所示。寬金屬開槽時(shí)需主要以下幾點(diǎn)：v（1）開槽的拐角處呈 45角，可減輕金屬中大電流密度導(dǎo)致的壓力；v（2）把特別寬的金屬分成幾個(gè)寬度小于所允許的最大寬度的金屬，即開槽；v（3）開槽的放置應(yīng)該總是與電流的方向一致：2.CMOS版圖設(shè)計(jì)注意v2.3 版圖驗(yàn)證v 版圖驗(yàn)證工作的重要性是不言而喻的。版圖驗(yàn)證的任務(wù)是檢查版圖中存在的錯(cuò)誤，錯(cuò)

7、誤大致可分為三類：v（1）違反幾何設(shè)計(jì)規(guī)則，這是由于違反了集合圖形本身及相互之間的正確關(guān)系而規(guī)定的生產(chǎn)工藝中可以接受的尺寸。對于不同的生產(chǎn)工藝，存在著不同的幾何設(shè)計(jì)規(guī)則。我們用DRC(Design Rule Checker設(shè)計(jì)規(guī)則檢查)來驗(yàn)證。v（2）違反電路連通。這是由于畫版圖時(shí)，使電路中存在如開路，短路，孤立節(jié)點(diǎn)等錯(cuò)誤。這些錯(cuò)誤將導(dǎo)致芯片的缺陷，甚至使芯片不能正常工作。我們用ERC（Electronic Rule Checker電學(xué)規(guī)則檢查）來檢查錯(cuò)誤。v（3）電學(xué)性能上的錯(cuò)誤。這是由于畫出來的版圖跟設(shè)計(jì)的電氣原理圖不一致（包括參數(shù)不一致）。我們用LVS(Layout Versus Sch

8、ematic)進(jìn)行版圖與線路圖的同一性驗(yàn)證。 v3.1 SAB：vSAB區(qū)是防止salicide的層次。vSILICIDE就是金屬硅化物，是由金屬和硅經(jīng)過物理化學(xué)反應(yīng)形成的一種化合態(tài)，其導(dǎo)電特性介于金屬和硅之間，是用來降低POLY上的連接電阻。而POLYCIDE和SALICIDE則是分別指對著不同的形成SILICIDE的工藝流程，下面對這兩個(gè)流程的區(qū)別簡述如下： vPOLYCIDE： 其一般制造過程是，柵氧化層完成以后，繼續(xù)在其上面生長多晶硅，然后在POLY上繼續(xù)生長金屬硅化物（silicide），其一般為 WSi2 （硅化鎢）和 TiSi2 （硅化鈦）薄膜，然后再進(jìn)行柵極刻蝕和有源區(qū)注入等其

9、他工序，完成整個(gè)芯片制造。vSALICIDE: 它的生成比較復(fù)雜，先是完成柵刻蝕及源漏注入以后，以濺射的方式在POLY上淀積一層金屬層（一般為 Ti,Co或Ni），然后進(jìn)行第一次快速升溫煺火處理（RTA），使多晶硅表面和淀積的金屬發(fā)生反應(yīng)，形成金屬硅化物。根據(jù)煺火溫度設(shè)定，使得其他絕緣層上的淀積金屬不能跟絕緣層反應(yīng)產(chǎn)生不希望的硅化物，因此是一種自對準(zhǔn)的過程。然后再用一種選擇性強(qiáng)的濕法刻蝕清除不需要的金屬淀積層，留下柵極及其他需要做硅化物的salicide。另外，還可以經(jīng)過多次煺火形成更低阻值的硅化物連接。跟POLYCIDE不同的是，SALICIDE可以同時(shí)形成有源區(qū)S/D接觸的硅化物，降低其接觸孔的歐姆電阻，在深亞微米器件中，減少由于尺寸降低帶來的相對接觸電阻的提升。v當(dāng)然，在制作高值POLY電阻的時(shí)候，必須專門有一層來避免在POLY上形成SALICIDE，否則電阻值就會(huì)被降低，而SAB這層就是阻擋層，有SAB的地方就沒有SALICIDE。 v3.2 HV：vHV區(qū)就是制作高壓mos厚柵氧的區(qū)域。v工藝如下（以黑版為例）：v先把TO打開，做厚柵氧，其中場氧厚度約為30004000A，厚柵氧的厚度大約在300A，然后在高壓mo